如何评价华为发表的半导体领域新定律 “韬（τ）定律”？

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知乎用户 墨子连山 发表

你打开你的手机壳，拆下手机芯片，放在电子显微镜下放大 100 万倍，却发现号称 3 纳米工艺制造的芯片里竟然找不到一个 3 纳米组件。

当你气愤地质疑厂家虚假宣传时，突然发现说明书上在 3 纳米前面赫然写着 “等效” 两个字，深谙营销话术的你这才明白，原来坑在这儿。

上到台积电、三星这种代工厂，中到骁龙、苹果这些芯片厂，再到各大手机厂，这种文字游戏已经玩了 10 几年了，当然华为也在其中。

不过从今年开始，华为就不用再跟他们这么玩，而是另起一桌玩 “韬定律” 去了。

一切要从晶体管的结构说起。

芯片里最基础的元件叫晶体管，你可以把它想象成一个微型水龙头。

电流从一头的源极流到另一头的漏极，中间有一个叫 “栅极” 的开关。

栅极的长短，直接决定了这个水龙头的开关速度和耗电量。

栅极越短，电流从源极到漏极跑的路程就越短，开关速度就越快，同时耗电也越少。

所以，几十年来，芯片工程师的核心目标就是把栅极越做越短。

在早期，这个目标非常纯粹。

1970 年代，英特尔的 4004 处理器用的是 10 微米工艺，1 微米等于 1000 纳米。

到了 1990 年代，工艺进入 350 纳米、250 纳米。

2000 年代，进入了 130 纳米、90 纳米、65 纳米、45 纳米。

在这个阶段，“纳米” 这两个字是实打实的物理尺寸。

如果你有显微镜，真的可以在芯片上量到那个栅极的长度，标成 45 纳米就是 45 纳米。

这个数字和性能提升是严格对应的，所以大家都认。

转折点出现在 2011 年左右。

当时台积电和英特尔在向 28 纳米这一代进军时，撞上了一堵物理墙。

栅极越短，控制电流的难度越大，漏电问题越来越严重，功耗降不下去，性能也上不去，这个问题叫 “栅极氧化层漏电”。

解决的办法是改变晶体管的结构，从原来的平面晶体管转向一种叫 FinFET 鳍式场效应晶体管的新结构。

简单说，就是把原来躺平在平面上的沟道 “立起来”，像鱼鳍一样，这样在不增加芯片占地面积的前提下，增加了栅极与沟道的接触面，恢复了对电流的控制力。

结构变了之后，问题来了，栅极长度不再是决定性能的唯一因素，同样 28 纳米宽度的栅极，鱼鳍性能就是要比平面好。

可大众早就习惯了用工艺节点衡量芯片先进性，如果你说你的工艺节点没变化，只是结构变了，大家不会买账，芯片卖不出去。

为了降低沟通成本，厂家还得硬着头皮用之前的标准，但 “节点” 该怎么算？

于是从 20 纳米这一代开始，芯片厂商想出了一个办法，不再按栅极的实际长度来命名，而是按 “等效密度” 来命名。

什么叫等效密度？

就是你这代工艺的晶体管密度，相当于假设我们继续按旧工艺的栅极缩小规律，要达到这个密度所需要的那个数字。

换句话说，它成了一个 “换算出来的” 代号。

到了 16 纳米、14 纳米这一代，实际栅极长度早就不止 16 纳米了，甚至有 20 多纳米，但厂商说我这代工艺的密度相当于旧工艺 16 纳米时的水平，所以就叫 16 纳米、14 纳米。

从这以后，“纳米” 这个字，就正式脱离了物理测量的标签，变成了一个纯粹的性能代号。

到了 7 纳米、5 纳米、3 纳米这一阶段，更是彻底放飞了。

台积电的 7 纳米工艺，实际晶体管的最小金属间距大约 40 纳米，栅极长度大约 22 纳米，跟 7 纳米完全不沾边。

它为什么叫 7 纳米？

因为这是台积电自己定义的一个叫 “N7” 的工艺平台，这个平台的性能和密度，在营销上对标的是 “等效 7 纳米节点” 的预期。

也就是说，“7 纳米” 这个数字本身，已经变成了一个品牌名。

就像英国有个知名健康饮品品牌，就叫 Innocent，翻译过来是 “纯真”，所以它的果汁叫 “纯真果汁”，但果汁未必是纯天然真果汁。

到了 5 纳米，实际密度比 N7 提升了约 1.8 倍，但栅极长度依然远远大于 5 纳米。

到了 3 纳米，台积电自己的说法是 “在同等功耗下性能提升 10-15%，在同等性能下功耗降低 25-30%”，但栅极的物理尺寸是多少呢？

已经不公开了，也没人在意了。

英特尔以前一直想坚持 “真实纳米” 的路线，他们叫自己的 10 纳米工艺就是 10 纳米，但实际密度对标的是台积电的 7 纳米。

结果消费者不买账，觉得你 10 纳米比人家 7 纳米大，肯定不如人家先进。

最后英特尔也扛不住了，放弃了节操，跟看叫 Intel4、Intel3、Intel 20A。

20A 就是 20 埃米等于两纳米，相对于等效纳米，人家已经进化到了等效埃米。

你看，连纳米都不直接给了，要搬出一个 “A” 来抢占概念高地。

所以，现在所谓的 “3 纳米”、“2 纳米” 工艺，本质上就是一个“代际性能标签”。

当你听到 “3 纳米工艺” 时，你真正要知道的是，这个工艺相对于上一代 5 纳米，在同样功耗下性能提升了百分之十几，在同样性能下功耗降低了百分之二三十。

它不代表芯片上任何一个部件的物理尺寸是 3 纳米。

实际上，3 纳米工艺的晶体管栅极长度，仍然可能大于 20 纳米。

真正缩小的是晶体管之间的间距和密度，而不是那个 “纳米” 数字。

三星甚至更加离谱，它的 3 纳米 GAA 环绕栅极工艺，是一种比鱼鳍更先进的工艺，原理差不多，但栅极跟沟道接触面积更大。

号称是 “全球首个 3 纳米 GAA”，但实测晶体管密度甚至还不如台积电的 5 纳米。

这时候华为站出来了，既然几纳米工艺节点的说法已经完全没有意义了，那老子为啥还要跟你扯这个蛋呢？

于是适时推出了所谓 “韬定律” 的概念。

其实站在华为的角度也很容易理解，毕竟我们的 EUV 光刻机被美国卡脖子，现在只有 DUV 光刻机。

EUV 光刻机的波长 13.5 纳米，这个波长除以数值孔径，再乘以工艺因子，就是真实光刻分辨率，现在能做到 14 到 16 纳米。

如果你去看台积电等效 3 纳米工艺的芯片，栅极长度大概就在这个范围。

而 DUV 波长 193 纳米，就算用上浸润式工艺，等效波长依然是 134 纳米，基础就比人家差了 10 倍，就算多重曝光，在分辨率上依然吃亏。

可既然大家都不是真实纳米数，我们用这个标准又天然吃亏，那为啥还要用呢？

干脆换个标准，另起一摊，于是有了 “韬定律”。

在制程工艺落后于竞争对手的情况下，通过架构创新和软硬件深度融合，实现芯片性能的持续倍增。

简单说就是 “工艺不够，架构来凑”。

当然，这背后也确实有摩尔定律日渐失效的原因，当晶体管尺寸接近物理极限，继续靠缩小制程提升性能的成本已经指数级增长，而靠优化设计、提高效率的收益空间仍然巨大。

华为海思在 2019 年被美国列入实体清单后，失去了台积电的代工服务，制程工艺被卡在 DUV 多重曝光等效 7 纳米附近。

这玩意说起来可真是拗口，为了少说点废话也确实该换个标准了。

面对这一困境，没有选择放弃高端芯片，而是将研发重点从 “堆工艺” 转向“堆架构”。

这就像当年 DeepSeek 绕过英伟达的 CUDA，直接用 PTX 汇编语言操作 GPU，从而以十分之一的成本实现同等性能一样，华为也在做着类似的事情，绕过对先进制程的依赖，用设计换性能。

在新的架构设计中至关重要的概念叫 “逻辑折叠”。

物理层面上，这是一种从设计源头重构芯片拓扑的 3D 架构，核心思想是将传统二维平面布局的关键逻辑路径，在三维空间中进行垂直堆叠与重组，以极大幅度缩短信号传播的物理距离和时间延迟。

在麒麟 2026 上，华为采用了保守的局部折叠方案。

并非将整个芯片堆叠，而是选择性地对 CPU、SRAM 等核心模块的关键路径进行双层折叠。

这使得需要频繁通信的模块在垂直方向上紧邻。

该架构使时钟缓冲器数量减少 50% 以上，时钟偏移降低 25%，布线长度缩短约 30%。

对于 SRAM，访问速度提升超过 40%，每比特能耗降低。

逻辑折叠的物理实现，依赖于两项尖端的封装互连技术。

首先是超精细间距混合键合。

这是实现两层有源硅片面对面直接互连的核心。

麒麟 2026 采用的铜铜混合键合间距达到了 1.5 微米，而芯片顶层金属的布线间距是 720 纳米，两者已经非常接近。

这使得层间互连的 “布线开销” 几乎消失，实现了近乎理想的垂直信号传输。

所谓的混合键合，你可以理解成一种超精细的焊接技术，触点间实现分子级连接，其他区域通过特殊胶粘合。

其次是硅通孔 TSV 技术。

用于穿透硅片，实现不同堆叠层之间的供电和全局信号连接。

这玩意有多难呢？

可以说是从底层彻底重构了芯片设计，因为压根就没有 EDA 能做这个事。

现有的电子设计自动化工具全部为传统二维平面芯片设计，没法处理三维体积内的布局、布线和时序收敛需求。

全尺寸逻辑折叠要求将多个堆叠芯片视为一个连续的设计实体，需要全新的 3D 原生、多物理场仿真工具链。

工艺上则需要将来自不同批次、甚至不同工艺节点的晶圆进行键合。

这些晶圆在阈值电压、驱动电流、互连 RC 参数上的偏差，远大于单晶圆内部的偏差，会严重影响时钟分布和保持时间裕量，导致设计失效。

每个混合键合点和 TSV 都会引入额外的电阻和电容，TSV 周围的 “保持区” 还会占用宝贵的标准单元空间，必须在设计中进行精确权衡。

此外，将晶体管在垂直方向密集堆叠，导致单位面积热功耗密度急剧上升。

如何将芯片内部产生的热量高效导出，是保证性能稳定和不降频的关键。

性能提升 10 倍可能伴随功耗同步提升 10 倍，这超出了移动设备的电池和散热极限。

同时，超精细键合工艺难度极高，多层堆叠导致良率挑战巨大，成本远高于传统平面芯片。

不光是硬件难，在软件层面，逻辑折叠也构建了一套全新架构。

传统芯片设计中，晶体管在执行任务时，绝大多数时间是闲置的。

比如一个负责浮点运算的单元，可能在完成一次矩阵乘法后就空转到下一次调用。

逻辑折叠技术的核心，是给芯片设计一个 “智能调度中枢”，它能在纳秒级的极短时间内将不同的功能单元进行动态复用。

当某个单元完成计算后，硬件资源不闲置，而是立即被 “折叠” 到下一个任务中，在不同时间片里承担不同逻辑功能。

这需要三个层面的配合。

一是精密的硬件调度器，能够在指令流中预测资源空闲窗口。

二是编译器，能够将高级语言代码自动转化为可折叠的指令序列。

三是操作系统级的中断和任务管理机制。

显然，想要突破这一系列难点，不光是硬件或软件单方面的事，而是需要所有层面的协调配合。

那么现在我们就可以回答你关心的那个问题了，为什么是华为提出韬定律，而不是其他人呢？

答案很简单，因为只有华为具备从芯片设计、封装制造到终端产品和操作系统的全栈能力。

这使得它可以在系统层面，而不仅仅是从芯片层面，进行功耗、散热和性能的协同优化，为逻辑折叠这样的激进架构提供落地土壤。

相比之下，三星没有操作系统，苹果没有封装制造，都缺了一条腿，更不用说其他厂家了。

华为甚至针对 EDA 工具缺失，单独开发了内部工具，用以进行 3D 架构设计，这种能力更是让其他玩家望尘莫及。

有些人说华为这也是在玩概念营销，咱们退一万步说，就算是概念营销吧，至少不比 “等效 3 纳米” 的概念更扯淡吧？

这次发布会还有个好消息，看华为的技术路线图，到 2030 年晶体管密度接近 300 个单位，每个单位是百万晶体管每平方毫米，2031 年更是突破 400 个单位，那就是等效 1.4 纳米工艺。

那是不是说明国产 EUV 光刻机在 2030 年就要量产了呢？

有了 EUV 光刻机，有了自研支持 3D 架构的 EDA，岂不是就轮到我们卡美国脖子了？

当然了，我们不会这么做，因为在需要卡脖子之前，早就已经把他卷没了。

可不光是手机芯片，AI 芯片才是大头，届时 Deepseek 卷算法，华为卷算力，政府卷大基建，那画面不要太美。

知乎用户 歪睿老哥​​​ 发表

昨天有人问我比肩摩尔定律的韬定律是啥？

我第一反应就是啥玩意能够比肩摩尔定律，这不就是自媒体 + 沸腾体吗？

直到，我看了何庭波的演讲全文。

我将收回我的第一句话。

这个自媒体沸腾体的时代，众多不明真相的 “爆了”，“重大突破” 却掩盖了真正改变未来 10 年甚至 20 年集成电路发展的技术。

看完何庭波的演讲。

我认为，Logic Folding 毫无疑问是逻辑设计领域的未来 10 年最有前景的技术。

比肩 FinFET，超过 GAA。

很巧妙，也很霸道。

为什么巧妙，为什么霸道，这个我们后面挨个解释。

第一个问题，logic folding 是什么？

下图就是我们常规的芯片设计剖面图：

最下面是晶体管层，

中间是金属层（M1,-M10），用于布线连接晶体管。

最上面是 bump 层，用于和基板连接或者连接别的 die；

集成电路几十年来一直就是这么设计的。

直到有一天，

聪明的你，想到了提升集成度方法。

把两个硅片，其中一个倒扣在原硅片上，两个通过 bump 互联。

我们得到了原始的 logic folding。

这样好处立竿见影，在晶体管尺寸不变的情况下，晶体管的密度立马增加了一倍。

懂行的同学马上就会有另外一个问题。

那就是，这不就是逻辑电路（logic）的 3D 堆叠吗？

怎么就是韬定律？

怎么就比肩摩尔定律了？

如果到了这个层次，说明真是行家，起码是懂集成电路的。

简单的说，我觉得说是 logic folding 是逻辑电路的 3D 堆叠也算不上大错，本质上也是这个技术路线上的产物。

况且在何庭波的演讲中，她也提到了那些 3D 技术路线（HBM，VRAM）。

例如我们大家都知道在 DRAM 和 FLASH 中，都有了 3D 堆叠的技术。

这里面最成功的用于 GPU/AI 芯片的好伴侣——HBM。

如下图所示，HBM 就是用了多个 DRAM DIE 的 3D 堆叠，中间通过 TSV 进行互联。

从这个意义上来说，Logic Folding 是也是 3D 的。

只不过是将逻辑 Die 也做成了多层的堆叠？也就是 logic die（逻辑芯粒）的 3D 堆叠。

这是很有突破性的，毕竟之前没有人将 logic die 也做了 3D 堆叠。

但是，真是这样吗？

我的看法是，logic folding 不是 logic die folding。（逻辑芯粒的折叠）

虽然看起来差不多。

但是，这两个有着本质的区别。

为什么有本质的区别？

这个是 TSMC 的 SoIC，可以看到，这个就是多个 logic die 的 stack（堆叠）

而 logic folding 不是 logic die 的 stack（逻辑芯粒堆叠）

而是 logic circuit stack。（逻辑电路堆叠）。

我知道，这句话有点绕。

通俗的说，就是前者属于多个芯粒的堆叠，后者是多个逻辑单元 / 电路（logic unit/logic circuit）的堆叠，最后仍然属于同一个芯片（同一个 SOC 范围之内）。

这么说不直观，我们来说个直观的。

下图来自何庭波的演讲 PPT

这个图画的特别好，其实很多人没有注意到。

上下两层晶体管之间是布线的金属层。（晶体管层 + 金属布线层就构成了传统的硅片，这个参考我们开头介绍的图）

两层硅片通过 HB 进行键合。

何庭波在演讲中提到，键合和 top metal 的 pitch 尺寸关系要 < 3。

top 层 metal 布线 pitch 在 700nm

而键合是 HB pitch 要 < 2um, 实际做到的是 1.5um。（也就是 1：2）

在 PPT 中，在 HIB 和 top metal 层的 pitch 尺寸关系开始时 1：3，最后趋近于 1:1 的情况。

HB 和 top metal 层的 pitch 尺寸关系最后趋近于 1:1；

键合层和顶层 metal 的尺寸一致，那这个代表是什么意思？

也就是说，上下两层 top metal 层实际上可以看做是一个统一互联层。

那么可以近似等效为，上下两个硅片，共享一个 TOP 层，如前面讲的 M10。

在 logic folding 之后，有个统一的 TOP 层进行互联。

这个有什么好处，不就是互联吗？

这个互联有大用。

做过大型 SOC 的同学都知道。

我们做大型 SOC 时，采用的是 down-top 的思路。

什么 down-top？

如果一个大型 SOC 中，有 CPU，GPU，NPU，DSP，基带，DDR_if 等等外设。

总是先分别把每个单元，单独 harden。（第一步：ip harden）

然后再在顶层 top 层进行互联集成。（第二步：top connect）

在后端设计时（以 10 层 metal 为例），IP harden 时，也就是第一步，只使用了 M1-M7。

而第二步，top 层的 M8-M10 是用于在 TOP 层的全局互联和电源。

这些通常用于时钟，总线，电源等等。

既然，全局的布线用的是 M8-M10.

那么，通过 HB 使得最上面的 M10 变成了一个统一的布线层。

就可以做电路模块之间的互联。

于是，在 SOC 设计时，聪明的你想到：

可以将 CPU，NPU，DSP 放下下面的硅片上。

而 GPU，modem，DDR_IF 放在上层的硅片上。

如下图所示：

由于，模块设计天然的高内聚，低耦合的特性。

最终，模块之间就是总线，时钟，电源的互联。

这些都可以放在 M8，M9，M10 上，巧了吗不是，传统的 SOC 也就是这么设计的。

由于 M10 是统一的布线层（通过 HB 连接）。

那么事实上，folding 之后的 SOC 的设计就从平面布线，转到的三维布线。

（这些需要 EDA 工具支持，从这个角度看，华为不但搞定了制造厂，还有 EDA 工具也是自己要搞定的 – 不是一定是自己搞，但一定是自己搞定的。）。

这个其实就是我说的，很巧妙也很霸道的地方。

巧妙的是在 SOC 的芯片流程上，四两拨千金：

还是原有的流程，先把模块做好，block harden，再进行全局互联。

最大限度的复用了之前 SOC 设计的流程，

先把模块做好，只是在 top connect 这个阶段，引入了 3D 的操作。

霸道的是，通过 HB 的技术。

实现了等效于 M10 布线的密度。

在何庭波眼见的 PPT 里面，也有类似的表述，就是实现总线互联的 SkyBridge，以及时钟互联的 SkyClock。

总线，时钟，这本身就是 Top Metal 本身要做的工作。

只不过，原来的一层 top metal，现在变成了 2 层 top metal 通过 HB 互联。

这个思想是深谙集成电路后端的设计规律的。

当下的技术水平，目前是 M10 的互联。

关键是，何庭波的演讲中提到，以后可以做到 M5-M8 的互联（当然包括 M9），估计在下一代或者下下代实现。

如果实现了 M5-M8 的互联。

那么就会有更牛的效果。

也就是，同一个 block 不同寄存器（register）可以放在上下不同的硅片上（substrate）。

这样就能更进一步降低时延。

解决芯片越做越大，在平面上时序没有办法收敛的问题。（毕竟，谁也不能传输速率高于光速。）

上图中，如果是平面上，两个寄存器的距离决定了他们之间的延迟，也就是最高频率。

这个就是频率墙。（为什么不放近一点？答案是这个牵一发而动全身，近了这个寄存器，就有更多的寄存器要更远了。应为平面上，放置多少寄存器是有数的。）

而上图中，3D 立体布线，就可以减少时延。

你可以想象一下。

十个人站一排，最远距离和十个人站两排的最远距离的不同？

这个图就能清楚解释，为什么用 logic folding 能够降低时延。

也能解释我刚才括号中啰嗦的解释，

为什么 20 个人站一行的情况下，没有办法压缩 1 和 20 号之间的距离，因为即使把这两个人放一起，就会把别的人放在了边上，最大距离不变。

到了这里，相信大家明白了都为什么是 logic circuit folding 而不是 logic die folding。

本质上，logic folding 就是通过更高密度的 HB 实现了类似于 top metal 布线的密度，从而达到了更多层硅片的互联。

所以：logic folding 通过 HB 互联带来了，更高的密度，更低的延迟。

到这里，我们就可以理论上解读一下 PPT 上的内容：

传统的先进工艺主要通过缩小栅极长度和标准单元高度来提升 2D 平面的晶体管密度。

而 Logic Folding 的核心思路是三维逻辑电路堆叠：

双层逻辑架构： 将原本在单一硅平面上展开的逻辑电路网络 “折叠”，并堆叠成上下两层的物理结构（Dual-layer framework）。

垂直互连缩短关键路径： 在传统 2D 布局中，相距较远的逻辑门之间需要依靠漫长的片上连线（Wire）。在双层架构中，数据可以通过中间金属层（Middle Metal Layer）进行垂直迁移。这种 Z 轴的直接贯通，大幅缩短了关键路径（Critical Path）的布线长度。

降低 RC 延迟墙： 随着制程缩小，互连线变细导致的电阻（R）和电容（C）急剧上升，RC 延迟已成为限制芯片性能的核心瓶颈。Logic Folding 通过物理缩短连线距离，有效降低了信号传输的电阻和电容负载。

到了这里，最后一个问题就简单了

为什么这个技术可以到 1.4nm。

首先各位做过先进制程的同学都知道，业界说的 1.4nm 是等效 1.4nm 工艺节点。

也就是每平方晶体管密度达到百万晶体管每平方毫米（MTr/mm2）就达到了相应的节点。

以下是 TSMC、Intel 和 Samsung 在各大主要先进制程节点的等效逻辑密度估算：

所以，有了 logic folding，就如同开了作弊器一样。

别人都是单平面的，而 logic folding 是 2 层，以后可能还有 4 层，8 层。

这个晶体管密度直接就是翻倍的。

搞所谓的等效密度，就是手到擒来。

所以，从华为的资料上可以看到，如果叠两层，晶体管密度直接从 155M Tr/mm2 直接飙升到 238MTr/mm2 。

为什么不是翻倍，我怀疑把多重曝光去掉了，良率提升了，单层的逻辑密度也没那么高。

主要通过 logic folding 实现的。

后面的规划中，有 4 层，未来 8 层，总之可以值得期待。

最后一个问题。

这玩意靠谱吗？是忽悠吗？

如果看到这里还觉得是概念炒作，我也没有办法。

回答是，百分之一万靠谱，没有任何的忽悠成分。

为什么，因为根据芯片工业的规律，在何庭波演讲的时候，芯片已经开始了小批量量产。

应该很快（半年内），我们就能看到量产的 logic folding 芯片，装在下一代的 pura 或者 mate 手机上，成为每个人都能获得的世界上一个采购 logic folding 的产品。

在这个意义上，在 DRAM 和 FLASH 之后，logic 也终于进入了 3D 的时代。

我觉得，logic folding 这个思路，没有在晶体管尺寸这个维度上继续卷，而是在 3D 路径上撕开了一个缺口，这个思路比 GAA 要强不少。（当然，Finfet 还是要更伟大的）

在我心目中技术进度程度（Finfet > logic Folding > GAA）

GAA 不是开创性的，Finfet 和 logic Folding 都是开创性的。

摩尔定律说，18 个月晶体管密度提升一倍，时延降低一半。

在发明 50 年后，摩尔定律已经蹒跚老矣，增加只能拼等效密度，时延也到头了。

韬定律说，预计 18 个月（18 个月是我说的，也可能长，也可能更短），logic folding 的层数翻倍，晶体管密度提升一倍，时延还要降低。

（有人说韬定律怎么能成为定律，其实摩尔定律也只是一个集成电路发展的总结，并不是一个严格推理公式，大家半斤八两。如果后续，2 层，4 层，8 层的 logic folding 成了，那么真正的定律了。）

在这个满屏 “爆了”、“震撼” 的自媒体时代，真正能改变未来十年格局的技术，往往被淹没在口水里。

但 Logic Folding 不一样——它不是概念，不是 PPT，它是已经量产、即将装进你下一部手机里的现实。

何庭波的演讲给后摩尔时代指了一条明路：

既然平面卷不动了，那就把芯片 “叠” 起来。

从 FinFET 到 GAA，业界在晶体管尺寸上挣扎了太久；

而 Logic Folding 跳出这个维度，用三维互联撕开了一道口子。

这不仅仅是逻辑的 3D 堆叠，这是逻辑设计范式的根本改变。

知乎用户 李博杰​​ 发表

我自己照着 Unified Bus 的公开 spec 撸了一个 clean-room 开源实现 + 一篇论文（OpenURMA），所以借这个问题聊点不太一样的角度。

我翻了一下这个问题下的回答，发现一个现象：绝大多数都在从” 半导体制造” 的角度评价韬定律——工艺、制程、逻辑折叠、等效 1.4nm…… 这些当然重要。但周一这个定律一出来，我的第一反应反而是：这其实是一件系统和架构层面的事，可惜很少有人从这个角度讲。 这也是我写这篇回答、以及动手做 OpenURMA 的初衷。

提升系统性能，从来不是只有 “把芯片做得更先进” 这一条路。恰恰相反，这些年绝大多数实打实的性能红利，是从系统层面的改进和架构层面的优化里挤出来的。韬定律（τ 定律）真正值得关注的地方，不在” 又能等效几纳米”，而在它终于给” 用系统级的时间优化换性能” 这件事正了名。

韬定律不只是” 制造” 的事

“几何缩微”（把晶体管做小）这条路，大家都知道越来越难、越来越贵——Dennard scaling 早就失效，摩尔定律也在明显放缓。所以华为提” 时间缩微” 替代” 几何缩微”，本质上是承认了一件业界其实已经做了很多年的事：

当你没法靠工艺再免费拿到性能，你就得靠架构。

过去十几年算力的大头增长，有多少是来自新工艺，有多少是来自架构？看看 GPU/NPU 的崛起、专用加速器、片上互连的演进就知道了——很多是后者。所谓”2031 年等效 1.4nm”，重点在” 等效 “两个字：不是真把工艺推到 1.4nm，而是用系统级的手段，让芯片在同样（甚至更落后）的工艺上跑出等效的性能。

换句话说，τ 定律是在说：性能的下一个数量级，要去系统和架构里找。 这恰恰是计算机系统研究者最该兴奋、也最有发言权的地方，而不该把舞台完全让给制造工艺。

那” 系统级的时间优化” 具体长什么样？光喊口号没意思。我挑一个我觉得最干净的例子——Unified Bus（统一总线，UB）。

Unified Bus：一个被严重低估的系统级例子

UB 是华为这两年在 Ascend 950 这类 NPU 上已经量产的互连架构，协议规范 2025 年就公开了。但有意思的是：

spec 都公开这么久了，学术界对它的讨论几乎为零。

我觉得这事不太对——一个可能改写数据中心互连范式的架构，不该只活在 PPT 和规范文档里。它的核心思想，恰恰是 τ 定律说的” 时间缩微” 在互连这一层的极佳范例：不靠任何新工艺，纯靠重新设计抽象，就能把延迟砍掉好几倍。

所以过去几天，我干脆把官方 spec 喂给 AI（Pine Copilot 接 Claude Code），vibe coding 出了一个 clean-room 开源实现 + 论文，叫 OpenURMA：用 .clnp 元件描述把 UB 的事务层和传输层综合成 FPGA（Alveo U50）上的 RTL，再用 cycle-accurate 的 SystemC 仿真 + gem5 全系统仿真做端到端评测。整条链路 spec PDF → RTL → gem5 → 论文，全程几天。

为了不自说自话，我同时实现了一个同样干净室的 RoCEv2 RC（也就是传统 RDMA），跑在同一套工具链、同一套仿真参数、同一套测试框架下，做严格的 apples-to-apples 对比。而且这个 RDMA 基线不是我瞎编的：它复现出来的 ConnectX-7 级 RDMA WRITE 延迟，落在公开文献报告的 1.5–1.8 μs 区间内、误差 ±5%。基线是诚实的，对比才有意义。

下面是几个最能说明” 架构 > 工艺” 的结果。

结果一：延迟——砍掉的是” 抽象的税”，不是” 门延迟”

最经典的操作：CPU 去远端取一条 64 字节 cache line。

也就是说，走 UB 的 load/store 路径，比传统 RDMA 快 4.47 倍；而且整套实现只占一块 U50 FPGA 约 14% 的 LUT，能收敛到 322 MHz。

为什么差这么多？拆开关键路径就懂了：传统 RDMA 网卡挂在 PCIe 后面，一次远程访问的关键路径上要走五趟 PCIe——敲门铃（doorbell）、DMA 取工作请求、目标侧 DMA 读主存、初始侧 DMA 写回数据、DMA 写 CQE——光这五趟就 ~1650 ns。UB 把控制器直接放上片上总线，CPU 一条 ld/st 指令本身就是 verb，那五趟 PCIe 不是” 变快了”，是直接消失了，只剩一次 ~30 ns 的片上总线穿越。

请注意：这 4 倍延迟，没有动任何一纳米工艺，纯粹是架构层面把”NIC 是 PCIe 外设” 这个前提给拆了。 这就是” 时间缩微” 最朴素的样子。

结果二：连接状态——O(N+M) 而不是 O(N·M)

光延迟低不够，还得撑得住规模。传统 RDMA 每张网卡要维护的连接状态是 O(N·M)（N 个本地应用 × M 个远端主机），全互联场景下平方级爆炸。UB 把” 每应用的端点状态（Jetty）” 和” 每主机的传输状态（TP Channel）” 拆开，变成 O(N+M) 的加法关系。

差距随规模迅速拉开：

到 (1024, 1024) 这个点，UB 只要 110 KB（轻松放进片上 SRAM），RoCE 要 537 MB（只能溢出到主存，每次访问再多付一次 PCIe）。省了 4855 倍的状态。

这又是一次” 靠架构、不靠工艺” 的胜利：你不是靠把存储单元做小赢的，你是靠把连接抽象重新设计、把状态的税干掉赢的。

结果三：按需的一致性 + 真实系统验证

论文里还有第三条主线常被忽略：分级的 ordering 语义。UB 提供完整的 §7.3 排序面（四种服务模式 × 三种执行序 × Fence × 两种完成序），应用可以只为自己真正需要的那点一致性付钱——不需要强序的操作不用陪着排队。传统 RDMA RC 是” 全局强序、没得选”，于是吞吐被每 QP 的序号串行化卡住。结果就是 UB 的 WR 吞吐高 2.80×。

而且这些不是只在一个理想化模型里跑的：我还用 gem5 全系统仿真，让两颗 ARM CPU 真的启动 Linux、加载驱动、跑真实用户态二进制，去打这套 SystemC 网卡——把” 真实 CPU + 真实驱动在回路里” 的软件开销也算进来了。三层保真度（RTL 面积 / 时序、SystemC cycle-accurate 端到端、gem5 全系统），每一层都配了一个对应的 RoCEv2 基线。

回到怎么评价韬定律

1. 别把它窄化成” 制造的事”。 韬定律真正的潜台词是——当工艺红利见顶，性能要靠系统和架构来续。这是给系统研究者的一封邀请函，不是制造部门的内部备忘录。
2. 更多的系统性能提升，本来就来自系统层面和架构层面的优化，而不是只靠把芯片做得更先进。 UB 这个例子里，4 倍延迟、4855 倍状态、2.8 倍吞吐，没有一项依赖新工艺，全是架构重构的结果。这才是 “时间缩微” 最该被看见的形态。
3. 少看点发布会通稿，多看点能跑、能复现、能被人挑刺的东西。 τ 定律值不值这个名字，不该由发布会定，应该让社区把它拆开、复现、吵明白。

至少在我把这个开源实现做完之后，我是真信 UB 在互连这一层，是” 用系统级时间优化换性能” 的一个漂亮范例。

一点关于 “AI 做研究” 的题外话

一个月前我还顺手做了个 OpenClickNP——OpenURMA 就搭在它上面。它是我十年前在微软研究院做的 ClickNP（SIGCOMM 2016）的开源实现。当年那篇论文一直没开源。

但反过来看，这件事本身也挺说明问题：这波 AI 把 “复现一篇老论文 + 从规范做一套全新系统 + 写出论文” 的成本，实打实打下来了一个数量级。 把一份协议规范喂进去，Pine Copilot 接 Claude Code，几天之内出 RTL、出仿真、出可复现的数字——这在一年前是不可想象的。某种意义上，这也是另一种 “系统级的时间优化”：把做研究本身的延迟也砍了下来。

代码和论文都开源了，欢迎来 argue

• Paper：https://arxiv.org/pdf/2605.28717
• Code：https://github.com/bojieli/OpenURMA

知乎用户 白羽苏芳 发表

怎么这么多 nc 评论？

论文预览版已经出来了，看一下这么难？让 ai 帮你看一下也行啊，，，

不看论文的话，还有三个月，新芯片就上市了，现在发这些 nc 言论是何意味？为了让别人给你搞合订本吗？

突破点还是在华为老本行—通信，，，

不是两个芯片放一起，那样没屁用，也不会提升密度，，，

突破点之一在于逻辑通路的立体化，大幅度降低了芯片内部的传输距离和通信时间，而 2d 芯片是做不到的，，，

更重要的是，这条技术路线每代成本降低 30%，而台积电的路线，n3 以下每代芯片成本至少翻倍

更新：从评论区找了几个代表性的质疑，说一下我个人的回答：

1. 这玩意是不是和早就有的 3D 折叠一样？

不一样，B 站很多视频已经讲了，可以去看。简单来说，如果非要说一样的话，那么认为它是广义 3D 折叠的一个分支也行，毕竟确实立体化了，除此之外就没啥一样的了。毕竟鸡也是恐龙的分支。

2. 这玩意也敢叫 “定律”？

答案很简单，这不是纯物理定律，是需要人去实现的技术路线，如果摩尔定律叫定律没啥问题，这也没问题，这两个概念本来就是对标的。

不投入人力物力去实现，定律就不成立；实现了，就成立。

3. 是不是和英特尔的 3D 封装、AMD 的 V-Cache 一样？这也能吹？

这个问题一说了，技术路线不一样。现在从另一个角度说一下。

华为现有的技术路线还和台积电一样呢，为啥你不认为华为造芯片能力和台积电一样？

这个道理简单的我都不想说：技术路线一样，技术不一样，效果就不一样，更何况连技术路线都不一样的呢。

说白了，技术路线不一样，能力不一样，造出来的东西不一样，把他们强行分到一个大类，然后说他们相等，正常人的逻辑应该没这么差吧？

如果你认为华为他们一样，你就让他们也能用 7nm 今年就实现等效 3nm，承诺几年间实现等效 1.4nm，我就信他们是同一个东西，华为就是抄袭之后炒作。

4. 就一点，敢不敢测试

额，如果你没有其他意思，我的回答是：我也在等，还有三个多月实物就上市了，保底千万级别的出货量，想藏都藏不了。

5. 我在等盘古大模型开源，我在等 5g

答案是，不用等，前者现在就可以用，开源的事我也管不了。后者，我每天都在用，你如果还在用 4g 手机的话，那么你也可以换个 5g 手机体验一下，千元机就有 5g 功能

6. 所以又赢了？又要吊打高通下一代旗舰芯片了？

我的回答是，这只是华为公布了自己的一条技术路线，是一个事实，和赢不赢没关系，不要赢学入脑，看到啥都想到赢，你是懂王吗？

我不知道能不能赢高通下一代旗舰芯片，华为早就只和自己比了，而且基本只说最终体验，也不会单独比较芯片的性能。何庭波说的新技术芯片的提升也是相对于麒麟芯片自己说的。

为什么要说 “又”？注意点你获取信息的圈子吧

7. 就算实现了，也只是等效

我的回答是：就算没实现，也是等效，芯片搞到现在早就是等效了，全行业都在用，，，

最重要的是，华为没有死等光刻机，没有选择跟随

知乎用户 乱序摸鱼​ 发表

τ 定律不就是 3DIC-STCO 吗？友商也可以做，为什么说它不一样？

如果只把 τ 定律理解成 3DIC、先进封装、STCO（系统工艺联合设计），或者把几颗 Die 摞在一起，那就把这个事情看窄了。3D 集成也好，Chiplet 也好，HBM 也好，光互联也好，系统级协同优化也好，这些东西全球头部公司都在做。Hybrid Bonding、TSV、3D stacking、NoC、光互联都不是新东西，那没错。底层积木很多都不是新发明。

高手都不傻，不存在只有一家企业看见未来，大家都知道这里有收益。STCO 也不是海思自己提出来的。说大白话，芯片行业，也就是深圳，上海，台湾，韩国，日本这几个地方，都在东风射程覆盖之内。真正关键的问题不是这个技术以前有没有，而是你有没有能力把它们都改了，联合优化？

τ 定律，之所以是只有海思能做，是因为只有海思才可以把一堆过去分散在不同部门、不同公司、不同供应商、不同接口标准里的优化目标，重新拧成了一条线：所有层级都围绕 “时间” 来算账。

因为在大多数公司里，芯片设计是一场漫长的拼图游戏。CPU core 是一个 IP，NPU 是一个 IP，DDR controller 是一个 IP，PCIe 是一个 IP，SerDes 是一个 IP，NoC 是一个 IP，安全岛是一个 IP，缓存一致性协议有自己的边界，软件栈有自己的边界，封装厂也有自己的边界。大家都很专业，也都很成熟，但每个模块都有自己的交付合同、验证边界和可靠性假设。

你当然可以把这些模块摆得更近一点，连得更密一点，封得更漂亮一点，但你很难要求它们为了一个全局 τ 目标，把自己的内部逻辑、状态机、容错策略、内存顺序、错误恢复、冗余路径和软件接口一起重写。

华为海思过去几年，很多能力是被逼出来的：软件栈要自己做，指令集要自己定义，关键 IP 要自己掌握，SoC 集成要自己扛，互联协议要自己推，先进封装、3D 集成、光互联、系统 fabric、AI 芯片、CPU、NPU、内存子系统也都要自己打通。这个过程当然很苦，但苦到最后，会形成一种很特殊的技能点：全栈的联合调优能力。

韬定理，名义上是提出来一个全局时间的优化目标。

你不能说，“大家一起优化吧，干巴爹！”

而是，何庭波有这个能力命令各个层次的牛马们：

To 架垢师 A：这个核能不能为了 3D Logic Folding 容错改一下？

To 架垢师 B：你这个 NoC 能不能支持坏链路绕行？

To 架垢师 C：你这个驱动能不能知道某个区域通信代价更高？你这个调度器能不能避开退化路径？

To 架垢师 D：你这个指令集能不能把内存语义表达得更清楚？做到 3D-Native

To 架垢师 E：你这个 Bios 固件能不能上电以后把 Parital Good，坏 TSV、坏 link、坏 bank 标出来？

这些问题，只有在全栈足够可控的时候，才问得下去。否则真的就是瞎扯了。

如果你能控制 NoC、内存系统、固件、驱动和调度器，打法就完全不一样了。上电测试发现某条跨层 link 不稳定，硬件可以标记它；NoC 可以自动绕路；固件可以记录拓扑状态；驱动可以把这块区域报告给 runtime；调度器可以少把关键任务放过去；系统软件可以把它看成一个 “性能降级但仍然可用” 的资源，而不是一个 “坏了就死” 的故障点。

如果某创业公司，也想搞 3DIC。那么他愿意投入这么多钱把全部的 IP 都搞一波吗？比如你从赛灵思外购 SRAM IP。传统情况下，它交付给你的是一个黑盒：接口固定，时序固定，修复机制固定，能跑多少频率就是多少频率。

但如果 SRAM 被放进 LogicFolding 的关键路径里，事情就没那么简单了。某些 bit-line、word-line 因为 3D 折叠变短，访问频率可以提高；某些 bank 因为热环境不同，需要更细的监控；某些跨层路径因为 bonding variation，需要额外 margin；某些故障不能简单报 fatal，而要通过 redundancy 和 firmware 修复。这个时候，你希望 SRAM 不是一个 “我交付了，你别碰我内部” 的黑盒，而是整个 τ 优化链条里可以被协同调整的一环。

你要它为了你的 3D 可靠性和全局时间目标去改内部逻辑、改错误恢复、改冗余结构、改上报语义，基本上就等于让它把黑盒打开，重新参与你的系统架构。这个难度，不是技术上完全不可能，而是在商业协作、验证责任、交付节奏上非常不现实。

所以，友商当然可以做 3DIC，都有自己的全栈能力，英伟达有 GPU、互联、软件和系统；苹果有 SoC、系统和终端；AMD 有 chiplet 和封装；台积电有工艺和封装平台；英特尔也有工艺、封装和体系结构积累。可以做先进封装，可以做 chiplet，可以把 CPU、cache、HBM、I/O die 放在一起。但很多时候，这仍然是 “把盒子叠起来”。

而华为海思的 τ 定律想做的，是 “为了盒子叠起来以后还能可靠、高效、可降级地工作，把盒子里面也一起改”。它被迫把太多原本可以外包、采购、妥协的东西收回到了自己手里，于是反而拥有了一个罕见的全栈调整空间。

**这空间不是免费的，是被打出来的。**这里面确实需要一点 “中央集权” 和”四渡赤水“风格的技术主导。

知乎用户 赵泠​​​ 发表

看起来，这是将 “特定的芯片技术发展路线图” 擅自命名为“定律”，相关新闻稿前后都应该打上黑框警告：商业广告。

相关预印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1] 是一篇观点 / 展望文章，而不是研究论文。文章作者是华为公司董事、半导体业务部总裁何庭波。该文章在 2026 年 IEEE 国际电路与系统研讨会**（**IEEE ISCAS 2026）上进行了呈现。

文中给出两个等式：

τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system})

τn+1=τn/ατ_{n+1} = τ_n / α

对于第一个等式，函数 f 未定义，未说明四个参数用什么方法算出时间常数，这是个概念框架 [2]。

对于第二个等式，文章称这是 “一个有用的代际规则”，缩放因子 α 是特定于应用场景的，对功耗受限的移动设备 [3] 来说约 1.3 倍每年、对安全关键自动驾驶系统来说约 1.5 倍每年、对吞吐量可直接转化为经济价值的人工智能工作负载来说至多约 10 倍每年，称这些数字是从 “迄今为止的生产经验” 得出的，没有给出相应证据。

看起来，现存媒体和这里的大多数回答都没说出 “韬定律” 到底是什么。我可以从这两个等式出发将其自然语言化为：

• 在对延迟敏感的应用场景里，用某种方法算出的芯片系统延迟在技术进步下减半所需的时间取决于应用容忍度和经济价值，对于移动设备约 2.7 年，对于自动驾驶约 1.7 年，对于高价值人工智能工作负载约 3.6 个月。

摩尔定律的 “每 18 到 24 个月翻倍” 是从观测现象事后归纳的，“韬定律”若有观测现象支持，应当列出。

文中的核心技术主张是 “逻辑折叠 /LogicFolding”：

• 将数字电路、模拟电路、存储电路分布在垂直堆叠的有源层中，通过超细间距混合键合（hybrid bonding）连接各层，缩短关键路径的连线长度，从而降低电阻 - 电容延迟、提高时钟频率。

这就是 “将本来平铺的电路竖起来放，缩短连线距离”。英特尔、台积电、AMD 等已经在量产产品中使用类似思路，例如英特尔的 Foveros 3D 封装、AMD 的 V-Cache. 华为似乎是在难以获得先进制程的情况下试图用难度更高的堆叠提高性能——将堆叠前置到逻辑层的工程难度比同行的技术高得多。这可能会在同样的等效晶体管密度下带来更高的功耗、更困难的散热、更长的设计周期、更低的良率——当然，这些问题都不是无法解决的，至少，文中描述的麒麟 2026 的性能并不差：最大主频 3.1 吉赫兹，晶体管密度 238 百万个每平方毫米、相当于号称 “3 纳米” 的水平，能效比上一代产品 [4] 提升 41%，静态随机存取存储器频率比上一代产品提升 40% 以上。目前不知道这在用户手中会不会需要额外散热来兑现。

文中还提到了统一总线（Unified Bus）与 Hi-ONE（光互连引擎）。这是将光互连推向 “近封装” 级别、用跨层设计换取功耗优化，是合理的工程方向。

文章第 4.3 节称，在 2.5D 芯片中，计算能力正比于面积，但是内存带宽、互连、供电受限于芯片周长，是线性增长的，这里的瓶颈与制程节点无关。解决方案是 3D Folding，将供电（背侧供电、集成 电压调节器）、高速内存（混合键合到逻辑）、光 I/O（Hi-ONE）从芯片边缘迁移到 “垂直表面”，让这些资源也变成正比于面积，与计算能力匹配。这是正确的，是已知的封装物理学。

文章作者承认，工具链（电子设计自动化 / EDA 不支持 3D 原生设计）、晶圆间工艺偏差、垂直互连开销、能效问题等都是 “未解决的问题”，文章还自称是一份邀请。

按照新闻内容，2026 年秋季，我们就能在华为 Mate 90 系列手机上看到麒麟 2026 芯片，届时，能效比、发热控制等指标可以被第三方检验，我不认为这会出现明显货不对板、引来全网嘲讽的状况。

关于新闻稿里这句 “预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，所谓 1.4 纳米制程本就已经纯属营销话术，系统里没有任何部件的实际尺寸或间距是 1.4 纳米，所以对标这些玩意的话术几乎是任意的。

总之，如果不用这种哗众取宠的方式进行宣发，那么 “逻辑折叠” 没什么奇特之处，也不是假的。问题归结于华为的宣传部门在搞什么鬼。

参考

1. ^ChinaXiv:202605.00224
2. ^ 参数 τ_transistor 是晶体管的本征开关延迟，τ_circuit 是信号路径的电阻电容传播延迟，τ_chip 是计算和内存访问延迟，τ_system 是端到端的消息和同步时间，没有给出如何从物理参数（例如线长、电阻率、电容、门延迟）计算出 τ 的具体公式。时间常数 τ 是一个跨学科的概念，在不同领域有不同算法，典型定义是，对于一个按指数规律变化的物理量，其变化量达到总变化量的 (1 - 1/e) 或衰减到初始值的 1/e 所需的时间。
3. ^ 例如智能手机
4. ^ 麒麟 9030 Pro，下同

知乎用户 AI 解码师 发表

过去六十年，半导体行业有一个非常霸道的潜规则：衡量先进与否的唯一硬通货，是工艺节点的数字。 3nm 比 5nm 先进，2nm 比 3nm 先进。客户问你芯片好不好，第一句话不是问性能，是问 “几纳米的”。这套规则的好处是简单粗暴——一个数字就能横向对比所有人。坏处是，这把尺子是别人定的，而且它本身已经快用到头了。

为什么说尺子是别人定的？因为定义 “3nm 到底是不是真的 3nm” 的话语权，掌握在台积电、三星、英特尔以及背后的 IMEC 路线图手里。所谓的节点数字，从 28nm 以后就已经不再对应任何真实的物理尺寸，它本质上是一个营销标签 + 行业共识。共识由谁主导，谁就拿到了定价权和路线图制定权。

华为表示，我不再陪你们在这把尺子上较劲。直接把评价维度从 “空间” 拉到了“时间”。

传统的半导体演进，是死磕物理尺寸 LL：LL 越小，晶体管越多，速度越快。这是登纳德缩放定律的核心。但到了 7nm 以下，漏电、量子隧穿让继续缩小 LL 的边际成本高到离谱。

韬定律换了一个目标函数：不再死磕空间的 LL**，而是去优化时间的** τ\tau**。**

τ=R⋅C\tau = R \cdot C（时间常数）。这一步换得非常巧妙，因为它打开了整个系统的优化空间：

• τ\tau 由电阻 RR 和电容 CC 共同决定；
• RR 和 CC 的优化空间，不只在晶体管本身，还在互连、布线、堆叠方式、架构、总线协议…… 一路向上贯穿到系统层；
• 也就是说，只要最终的 τ\tau 在下降，性能就在提升，至于你用的是不是最先进的光刻机，不重要了。

所谓 “逻辑折叠”（LogicFolding），通俗讲就是把原本平铺在二维平面上的电路，按逻辑关系折叠起来，让关键信号路径走最短的线。走线短了，RR 和 CC 都下来了，τ\tau 自然就下来了。

这套思路的精髓在于：它把 “先进” 这件事从一个单点指标，重新定义成了一个全栈系统工程。器件、电路、芯片、系统四个层级，哪一层挤一点，最后端到端的延迟就少一点。光刻机被卡住的部分，可以用架构和软件补回来。

讲到这里，才到我真正想聊的地方。

业内人都知道，一个技术路线能不能立住，从来不是技术本身决定的，而是它有没有一套能自圆其说的评估体系。摩尔定律之所以成为定律，不是因为它预测准，而是因为整个产业链——EDA 工具、IP 授权、晶圆代工报价、客户验收标准、资本市场估值模型——全都围绕 “晶体管数量每两年翻一倍” 这一条建起来了。它是一个自洽闭环。

中国过去几年最难受的不是造不出芯片，而是造出来的芯片没法在原有的评估体系里拿到 “先进” 的标签。你说我这颗芯片实际跑 AI 训练效率不输 H100，对方一句 “你这是几纳米的”，整个对话就结束了。

韬定律真正在做的事，是给中国半导体产业搭一个属于自己的、可被验证的评估坐标系。

• 你用 τ\tau 来衡量，那 “等效 1.4nm” 就是一个可以拆解、可以测量、可以同行评议的指标；
• 麒麟今年秋天就要落地，381 款已量产的芯片作为先行案例，这个体系不是 PPT，是有数据点的；
• IEEE ISCAS 这个场合也选得很有意思——不是发布会，是国际学术研讨会。等于直接把这套体系递交给全球同行做学术意义上的 “评议”。

这一步走出去之后，国内的客户、资本、上下游就有了一个新的对话语言。“我这颗是基于 τ 路径的等效 X nm”，比 “我这颗是 N+2” 要好讲得多，也更经得起拷问。

这套 “评价体系重构” 的战略构想确实高明，它为中国半导体产业搭建了一个难得的、自洽的评估坐标系。但构想越是宏大，我们越要冷静地问一句：它的脆弱之处在哪里？ 或者说，从 “华为的定律” 到“行业的定律”，中间横亘着哪些现实沟壑？

第一，等效不等于等同。所谓 “2031 年达到 1.4nm 同等晶体管密度”，是在系统层级的等效，单看晶圆上的物理密度，差距可能依然存在。这对手机 SoC 这种功耗敏感、面积寸土寸金的场景，意味着你可能要用更大的 die、更复杂的封装去换性能。成本能不能压下来，是个巨大的问号。

第二，逻辑折叠的本质是 “用设计复杂度换工艺差距”。这条路对设计能力、EDA 工具、软硬协同的要求极高。华为自己能玩得转，是因为它有海思、有方舟编译器、有鸿蒙、有昇腾全栈。换一家中小 Fabless，未必玩得起。 也就是说，这套定律在华为手里是定律，在别人手里可能只是参考。

第三，定律的生命力来自生态。摩尔定律牛在它绑架了全球产业链。韬定律目前还只是华为一家在喊，IEEE 的演讲只是开始。要让 EDA 厂商、IP 提供商、代工厂、客户都按这套语言重新对齐，至少需要五年以上的产业说服周期。 麒麟秋季那一颗芯片的实际表现，会是第一个关键验证点。

五、写在最后

看过太多 “对标摩尔定律” 的口号最后无声无息。韬定律会不会成为另一个口号，现在下结论太早。

但有一件事我比较确定。

我个人持谨慎乐观。

这种乐观，不是因为它已经成功了，而是因为它代表着一种可能：当你在别人制定的游戏规则里注定落后时，最聪明的做法不是去哀求那把尺子量得松一点，而是转过身去，论证并建立起另一把同样甚至更有效的尺子。

这是评估权的争夺，是话语权的迁移，也是被制裁六年之后，能想出来的、相当冷静也相当硬气的一手。从这个意义上说，无论韬定律最终能否成为 “行业定律”，它都已经是“被逼出来的创新” 开始走出自己路径的一个标志性瞬间。

知乎用户 罗辑 发表

三进制计算机沸腾了一个周，东西呢？

知乎用户 技术老幺 发表

绝大多数人不适合看人民日报发表的《华为正式发表半导体领域新定律》这篇文章。人民日报是舆论顶层导向官媒，并非学术期刊与技术刊物。它的文章从来不做底层技术拆解，不讲公式原理，不客观剖析技术利弊。通篇只站在国家战略上传递态度和确立方向。有时候好像你是受众，但是实际上塔是讲给另一群人听的。

我就举个不恰当的例子：委内瑞拉的总统马杜罗被抓走之后，代总统罗德里格斯上台后，一边对外强硬喊话，要求美方立刻释放马杜罗；一边私下主动释放善意，寻求和美国谈判合作。实际上强硬表态，是讲给自己国民听的；合作示好，是讲给美国听的。

从本心来讲，她并不希望马杜罗回归掌权。但她必须公开发声营救，这是政治立身的底线。一旦沉默，国内民众会认定她依附美国、背叛国家，执政根基会瞬间崩塌。所以这番硬话，并非自愿，而是身不由己的政治表态。可国家现实处境摆在眼前，经济命脉、外部发展全都受制于美国。为了国家存续、稳住发展局面，又不得不低头沟通、寻求合作。

那么回到人民日报发表这篇文章那是说给谁听的呢。从时间线上我们可以梳理一下：

5 月 14 和 15 日特朗普访华，中美虽然没有签正式条约 / 协议，但出了一揽子共识 + 机制 + 经贸安排，可以理解为 “准协议”。耐人寻味的是在这份准协议里面，双方在经贸上同意互降关税、扩大农产品 / 航空贸易。但是在科技和芯片领域上只字不提 EUV、先进制程，这就意味着美国没有解除芯片制裁。

我们在黄仁勋 5 月 20 日在 CNBC 专访的内容可以得到进一步验证。黄仁勋接受采访时候说 “不要对我们重返中国市场抱任何期望。” 而且明确了短期、中期，美国都不会放开顶级 AI 芯片对华出口。还说了一句：中国市场需求很大，我们已经撤离，基本上把那块市场拱手让给了他们（中国企业）。

然后今天 5 月 25 日，人民日报发表了《华为正式发表半导体领域新定律》，表明了我们态度，我们在科技技术方面至少是锁不死，很多人认为华为韬定律这类突破，不过是旧技术换包装、旧瓶子装新酒，始终盯着制程纳米、硬件参数做片面评判。但是单纯沉浸在表面的数据指标、硬件参数之中，眼界就太过浅薄片面了。

真正的技术革新，从来不是单纯堆砌参数、缩小芯片尺寸。底层逻辑重构、技术路径换道、架构思维颠覆，才是真正的降维突破。西方一直死守摩尔定律的物理极限，在微小制程里不断内卷；而我们跳出固有框架，重构技术发展逻辑。看似沿用成熟工艺，实则是重构底层技术范式，这早已不是同一维度的竞争。

有人又说每次都赢麻，我都麻了。我们也想躺平但不就是实力不允许吗？看这次特朗普来访问你以为是请客吃饭啊，在访问成行之前内部一系列沟通就已经形成初步共识了，才有中美访问，不可能说来了在谈。中美两国已经意识到谁也打不倒谁，芯片封锁和关税战这么惨烈的手段都已经用上了，历史上就没有见过两个国家这么肉搏的，然后互相缠斗了几任总统发现无法打败对手，那只能承认对手存在，然后战术上允许贸易流动，战略上竞争，管控分析，在这次经贸达成协议就可以窥见一斑。

知道这些背景后，我们来读一下这篇文章就通畅的多了，不用纠结技术。技术是为战略服务的。不是拼刺刀。

韬定律不是弯道超车，是直接换赛道，把美国用光刻机卡脖子的路给废掉了。

先看清：现在中美芯片怎么卡脖子

- 美国打法

攥死 EUV 光刻机，只许台积电、三星做 3nm/2nm 先进制程；用管制把中国锁在 7nm/14nm 成熟制程，逼你永远追不上、永远被卡脖子。

- 中国困境

先进制程造不了、高端芯片被限制；但成熟制程产能大、成本低、产业链完整，就差一条 “不用缩纳米也能变强” 的路。

- 摩尔定律现状

快走到物理 + 成本尽头：再缩尺寸漏电、成本爆炸，美国自己也快玩不动。

那韬定律怎么破局，核心逻辑：不卷尺寸，卷时间。

- 摩尔（美方路线）：把晶体管越做越小→塞更多→性能涨。

- 韬（中方路线）：不硬缩纳米，靠逻辑折叠、立体堆叠、少绕路，压缩信号时间τ→性能涨、功耗降。

美国比 “谁更小”，中国比 “谁更快”。

以前想做高端芯片→必须先进制程→必须买 EUV→被卡死。现在成熟制程 + 逻辑折叠 = 等效高端性能。华为说 2031 年能做到等效 1.4nm 密度，全程不用 EUV。这就等于绕开光刻机封锁，中芯国际这类国产厂就能造顶级芯片，美国管制直接 “失效”。

所以未来全球两条主线并行 - 美方：死磕先进制程，成本高、产能集中、管制重。中国韬定律 + 成熟制程 + 系统创新，成本低、供应链安全、生态灵活。从整个国家战略就可以知道这一布局已经很久了，从 deepseek 跑在华为上，到今天提出的定律。我相信后面还会有更多成果。我们面对竞争有的是办法，而不是只会升复仇血旗。

总结起来就是美国想用光刻机锁死中国先进制程，华为直接换赛道：不靠更小，靠更快。韬定律 = 中国在后摩尔时代的破局定律，也是半导体规则从西方垄断走向中西并行的起点。

知乎用户 夜色 发表

唉，我很早就看到了这个新闻，但是还是对华为的影响力过于低估了，错过了啊！

我认为还是因为上知乎太多，天天和华黑，极端米粉接触，影响到自己的判断了。

华为海思对中国半导体产业的价值和影响力远远远超过麒麟芯片本身。

什么叫影响力，这就叫做影响力，什么时候小米某个部门负责人也能够介绍一个新技术让一个行业的股票大涨或者大跌，我就承认小米和华为是同一个影响力的企业。

知乎用户 漆号 发表

这一次的弯道超车了，上一次还是光刻厂，再一次佩服华为的脑洞

知乎用户 sodino 发表

外国人由英特尔联合创始人戈登 · 摩尔（Gordon Moore）在 1965 年提出的一个经验性观察，就立马自己名字冠名 摩尔定律。

外国人习惯造神

中国人还是太腼腆了.. 这边命名就直指本质 时间（τ） …

神随心造物，人才喜欢造神

知乎用户 还有一手小策应 发表

我不是不相信华为真的

但是从那个 mate60 开始甚至更早吧，隔一段时间就一个新概念，反正名字都挺高大上绕口的

完了抖音评论区就开始团建顺便嘲讽一波小米，这里面有些现在都没下文了

总之保持独立思考，给真相以时间

知乎用户 Mr Nobody 发表

中译中，使用了全新的堆叠思路

把芯片的设计思路命名为新定律是否有些太逆天了

知乎用户 Chen 发表

查了一下

评论区一些在玄戒发布时期已经露头的芯片设计专家

竟然在这个问题下说自己看不懂

知乎用户 诺德斧兵 发表

为什么非让自己变成小丑🤡呢

华为是个有技术，有底蕴的公司，宣传自己的新技术，一个技术或者工艺的优化，挺好的事情。为什么非要夸张用 “定律” 这个词，拔高到不属于自己的高度，像个 joker

知乎用户 Byteon 发表

今天华为这个「韬定律」，我第一眼看到的时候，鼻子里其实哼了一声。

不是因为它不重要。

而是因为半导体行业里，凡是带「定律」两个字的东西，都很容易让人警惕。

摩尔定律已经够神了，黄仁勋后来又搞了个黄氏定律，现在华为又来了个韬定律，听起来像什么科技公司年会上的三件套，战略、愿景、定律。

但我仔细看完之后，感觉稍微复杂一点。

这东西不能简单说成营销话术，也不能立刻吹成中国半导体改写世界规则。

它更像是华为在一个非常艰难的位置上，给自己，也给中国半导体产业，重新画了一条路线。

不是继续死磕一个问题，我怎么追上最先进制程。

而是换一个问题，我能不能在制程追赶受限的情况下，用系统工程，把芯片的实际表现继续往前推。

这才是韬定律真正有意思的地方。

华为官方稿里讲得很清楚，韬定律的核心是用「时间缩微」替代过去的「几何缩微」。

大白话讲，过去半导体行业最熟悉的增长方式，是把晶体管做得越来越小。

从 14nm 到 7nm，到 5nm，到 3nm，到 2nm，大家盯着那个数字往下卷，数字越小，晶体管越密，性能越高，功耗越好，成本理论上也能摊下来。

这就是摩尔定律那条路。

但问题是，这条路现在越来越贵，也越来越难。

先进 EUV 光刻机、材料、良率、封装、电源、散热、互连，每一个环节都不是单点突破能解决的，越往后走，越像在一堵墙前面拿牙签挖隧道。

所以华为这次说，别只盯着几何尺寸了。

我们盯时间。

信号从这里跑到那里，要多久，数据在芯片里绕一圈，要多久，计算节点之间通信，要多久，软件、架构、芯片、系统能不能一起配合，把这些等待时间压下去。

这就是 τ，时间常数。

说得再土一点，过去大家是在问，房子里的每一块砖能不能更小。

华为现在是在问，住在这个房子里的人，能不能少走弯路。

这个视角挺重要。

因为很多时候，芯片慢，不是某一个晶体管不够快，而是数据在路上耗死了，你把计算单元堆得再猛，数据送不过去，指令排不好，内存访问乱成一锅粥，最后还是堵。

这就像一个公司招了一堆很强的人，但流程烂，会议多，审批慢，最后大家都在等消息。

人很强，系统很慢。

半导体也是这样。

所以韬定律不是说，我绕过物理规律了。

它更像是在说，既然几何缩微越来越难，那就把器件、电路、芯片、软件、系统全部拉进来，一起减少无效等待，一起压缩信号传播的时间。

这话听起来没那么性感。

但很工程。

我反而觉得，这里面有一种很华为的味道。

不是那种突然发明一个仙术，明天打穿台积电。

而是，我知道我被卡在哪里，我也知道短期内拿不到所有牌，那我就把手里每一张牌打到极限。

这里面最关键的词，是逻辑折叠。

华为说，逻辑折叠可以突破传统平面布局的边界，缩短关键路径的走线长度，降低信号传播的电阻和电容负载。

听着有点绕。

你可以想象一张城市地图。

过去芯片上的电路像摊在一张大平面上，A 点到 B 点要横穿几个街区，现在你把城市重新折叠一下，把原本离得很远但经常互相通信的地方放近。

路短了，延迟自然就低。

这不是魔法。

这是空间组织方式的改变。

当然，说到这里必须踩一脚刹车。

韬定律现在最容易被误读的地方，就是那个 2031 年达到 1.4nm 制程同等晶体管密度。

很多标题一出来，就变成了华为要在 2031 年造出 1.4nm 芯片。

这就有点危险了。

同等晶体管密度，不等于同等制程。

密度，不等于完整的 PPA，不等于性能、功耗、面积全部等价，也不等于量产良率、成本、生态全都追平。

一个芯片能不能用，不只看晶体管塞了多少。

它还要看频率能不能上去，功耗压不压得住，热能不能带走，良率够不够，成本能不能接受，软件栈能不能吃满，供应链能不能稳定。

半导体这个行业最讨厌的地方就在这里。

它从来不奖励单点英雄主义。

你在某一个指标上打出漂亮数字，不代表整套系统已经赢了。

所以我对韬定律的评价，大概是四个字。

方向对，但别神化。

方向对在哪里？

它承认了一个事实，半导体竞争已经不是单纯的制程战争了。

先进制程当然还重要，极其重要，但它不是唯一答案。

苹果为什么能把芯片做得强，不只是因为台积电工艺好，还有它从 iOS、编译器、芯片架构、内存管理、整机设计一路打通。

英伟达为什么能在 AI 时代这么猛，也不只是因为 GPU 本身强，还有 CUDA、NVLink、网络、集群、软件生态、开发者心智。

现在华为讲韬定律，真正想争的不是一个物理学名词。

它想争的是产业叙事权。

过去全球半导体的主叙事是，谁掌握最先进制程，谁就站在山顶。

现在华为说，山顶不止一座。

你可以沿着几何缩微往上爬，我也可以沿着时间缩微，系统协同，逻辑折叠，架构优化往上走。

这个叙事很有价值。

尤其对中国半导体来说，它至少提供了一种不那么窒息的想象。

不然大家永远卡在一个问题里，EUV 没有怎么办。

这个问题当然要解决。

但一个产业如果每天只盯着自己没有什么，会很容易陷入一种精神内耗。

韬定律的好处是，它把问题从我没有什么，改成了我还能优化什么。

这一下，气就顺了很多。

但它的问题也在这里。

因为叙事太漂亮的时候，最容易遮住细节。

韬定律要真正成立，不能只靠发布会，也不能只靠几个好听的词。

它需要被验证。

逻辑折叠到底能带来多少面积收益，多少性能收益，多少功耗代价。

不同类型芯片上是否都适用，还是只适合某些特定场景。

增加设计复杂度之后，验证成本会不会爆炸。

和先进封装、3D 堆叠、Chiplet、HBM、片间互联放在一起，会不会出现新的瓶颈。

还有最现实的，量产良率怎么样，成本怎么样，开发周期怎么样。

这些问题不性感，但这些问题才是真正决定它能不能从口号变成产业规律的东西。

你看，摩尔定律最厉害的地方，不是摩尔说了一句话。

而是整个产业链真的围着它跑了几十年。

设备厂、材料厂、EDA、晶圆厂、设计公司、封测厂、软件生态，所有人都相信这个节奏，然后一起把它变成现实。

所以一个新定律能不能成为定律，不取决于它发布时多响。

取决于它有没有让产业形成新的共识和新的行动节奏。

韬定律现在还处在第一天。

今天是 2026 年 5 月 25 日。

它刚被说出来。

现在就盖棺定论，太早了。

但我愿意给它一个比较积极的评价。

因为它至少把中国半导体的表达，从追赶焦虑，往工程创造上推了一步。

以前我们聊国产芯片，很容易聊成一种苦大仇深的叙事。

被卡脖子，所以必须突破。

这个当然没错，但总是这么讲，讲久了会累。

韬定律稍微不一样。

它不是只说我要补课。

它说，我要重新定义一部分题目。

这个动作本身就挺重要。

一个产业真正成熟的标志，不是永远在回答别人出的卷子。

而是开始提出自己的问题。

当然，提出问题不代表已经解出答案。

所以我觉得最好的态度是，既不要冷嘲热讽，也不要热血上头。

别看到华为两个字就自动开喷，也别看到 1.4nm 就自动高潮。

把它当成一个工程假说。

看它接下来几年能不能交作业。

2026 年秋季那颗采用逻辑折叠技术的麒麟芯片，是第一个观察点。

后面 AI 计算芯片、灵衢总线、超节点互联、全栈协同的实际表现，是第二个观察点。

再往后，第三方拆解、实测、开发者反馈、产业链复用情况，才是真正的考场。

说到底，半导体不是靠一句话赢的。

它靠十年如一日的笨功夫。

韬这个字也挺有意思。

韬光养晦的韬。

不是亮剑，不是喊话，不是我今天宣布宇宙归我管。

而是把东西藏在结构里，把胜负藏在时间里，把一点点延迟、一点点路径、一点点能耗，全部抠出来。

这听着没有那么燃。

但可能更接近真实的工业进步。

如果韬定律最后失败了，它会变成一段漂亮但过度包装的产业话术。

如果它最后成立，它也不是因为名字起得好。

而是因为无数工程师真的把每一个 τ 压了下去。

我更愿意期待后者。

但我会一边期待，一边盯着数据看。

以上。

知乎用户 本多终胜 发表

我最讨厌华子的一点：

它不在二级市场发行流通，广大人民群众很难上车

知乎用户 正文 发表

在中国的微信视频号被酸民骂疯了

反而在外网的画风:

有想学术讨论的

有期待未来发展的

大摩的评价: 華為「韜定律」支撐 AI 光收發器產業指數級增長

果然制裁力度最强还是来自中国 IP 啊，火力远超美国 😅

知乎用户 东侃西瞧 发表

拭目以待。因为制裁，华为被迫另起灶炉，顺带把国产半导体技术实现弯道超车。

假如成了，功在千秋。

知乎用户 yjianzhu 发表

华为τ scaling 定律营销策略，无非是 more than moore 的广义摩尔定律的另一种说法而已

作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt 上 41% 能耗提升和 12.7% 性能提升，到底是怎么实现的

看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距

1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？

等效密度提升的来源，是两片芯片用 hybrid bonding 技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键 logic，所以只有大概 53% 的芯片面积实现了折叠 (密度 155->238)，等到后面几代折叠面积会逐渐增大，到 2030 年接近全折叠（密度 155->292）。

这 2026 第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了 12.7%，功耗比提升 41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是 leakage power 华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善。

2030 年到 2031 年的等效密度突变，大概率是来自于 2 层堆叠到 3 层堆叠，正如 2025 到 2026 年的等效密度突变，时钟频率突变，来自单层到 2 层折叠 。

所以从 leakage 没提这个事来看，这个 2031 年等效 1.4nm，和工艺节点上的突破没有联系。

本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署 advanced packaging，一定程度弥补了工艺差距。

那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？

有的，设计上 topology 折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了 super buffer/bus 的长度，降低了 clock tree 的深度（clock depth -42%、clock wire -28%），clock skew 也带来了改良 (-25%)，这对动态功耗的改善是实实在在的。部分 critical path 的缩短，也让时钟频率的上升更容易。

所以 ppt roadmap 上 performance 的提升，从 2025 年到 2026 年上升了 12.7%，大部分都是来自于时钟频率的上升（12.7%）。所以好处基本上是 topology 拆分电路逻辑设计上带来的提升

既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的 trade off 代价在哪里？

三个代价：散热超前发展，设计复杂度高，制造成本变高

1. 最大的代价就是热密度的同步上升，理论上 logic on logic 都是 CPU execution 发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上 41% power efficiency 改善，功耗密度仍只比非堆叠方案高 40% 左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的 53%。所以散热技术也被逼的超前发展，直接上毫米级的 MEMS 风扇，做 micro-cooling fan。
2. 另外的代价就是设计复杂度的变高，critical path 的折叠，哪个部分的 logic 能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有 EDA 工具也不可能支持 3D topology，论文自己也承认，full-scale LogicFolding 需要全新的 3D-native EDA toolchain，把多层 stacked dies 当作单一连续设计实体处理。哪些 logic 能折叠、折叠后的 inter-die timing closure 怎么做，Physical Design（PD）也是难点。
3. 制造成本也会更高，被迫超前部署 advanced packaging 封装，1.5~2um 的 hybrid bonding + logic on logic 都是很有挑战需要显著更高的成本 以前一层 wafer 做一次光刻；现在两层 wafer 分别做光刻再 bonding，加上 hybrid bonding 的 overlay 控制（论文要求 < 0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升。

2. Tau scaling 这个说法，scaling 的到底是什么，这个 scaling 技术路线是不是一次性的 design topology 红利？潜力如何？持续进步的空间在哪里？

τ Scaling 的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。“关注瓶颈延迟” 是所有架构师都在做的事情。整个行业都知道互联 RC 是延迟瓶颈，TSMC 每一代工艺都在用 low-k dielectrics/semi-damascene 等手段降 RC。

把一个众所周知的优化方向包装成 “定律” 是显然的营销宣传手段，本质是 More than Moore 的广义摩尔定律的另一种说法

抛开 marketing，华为目前所谓 RC delay 的改善，本质上是芯片堆叠之后，topology 距离缩短，让匹配的 effective RC 都变小，不是 RC 工艺常数至于 scaling 的意思，是能持续发展的一条 roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从 25~30 年的 2 层堆叠，到 31 年开始的 3 层堆叠，以后甚至会考虑 4 层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键 logic，所以只有大概 53% 的芯片面积实现了折叠 (密度 155->238)，等到后面几代折叠面积会逐渐增大，到 2030 年接近全折叠（密度 155->292）。2031 年的 roadmap 之所以会出现一个阶跃，就是因为那是从 2 层折叠到 3 层折叠的时间点。

但需要注意的是，这个 scaling 方法的边际效应是逐渐缩小的，折叠成双层的收益是 100%，2->3 层的收益就只有 50%，如果 2035 年再从 3->4 层堆叠，收益就只有 33% 了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大

3. 华为的芯片堆叠，是不是 TSMC/AMD 已经有的 hybrid bonding 技术？华为做到的是 cache on logic，cache on cache，还是 logic on logic，logic on logic 最大的散热问题是怎么解决的？

是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D 堆叠本身不是新技术，TSMC 的 hybrid bonding 量产还是 6um，华为论文给出 Kirin 2026 的 hybrid bonding pitch 是 1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和 AMD 的 3D V cache 类似，它主要把 SRAM cache 叠在 已经有的 L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟 SRAM 的功耗密度和热点特性与 high-activity logic 不一样，如果最热的 logic on logic 堆叠，散热恐怕会碰到困难

但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在 core 内部的 clock distribution 被重构时才可能发生。纯 SRAM stacking 不会碰 core 内部的 clock tree。另外如果只是 cache on cache，大概率是不需要单独 MEMS 微型风扇额外散热的，证据普遍都指向 logic on logic 方式华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为 topology 的好处，能耗下降了 30%，这样热密度只上升了 40~50% 而第一代没有完全把整个最热的 execution logic 100% 堆叠起来，论文也明确说 selectively applied along key critical paths，只是大概 53% 有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是 IP 堆叠在 IP 上，那么热密度上升也许能维持在 20% 以内 但这条道路继续前行，超前发展的散热就成了必然，现在是 MEMS 微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把 HBM7/8 的微流道散热技术提前用起来了，毕竟 HBM7/8 要上 24 + 层堆叠，华为很可能要在提前用上下个世代的散热技术了

4. 从架构角度来说，最重要的问题，华为 41% 的 power efficiency（能耗比）提升，到底是怎么实现的？为什么 AMD 的 3D V cache 没有这么大的提升？

首先确定 41% 的定义。论文只说 “SoC performance-core power efficiency improved by 41%”，没有给出 benchmark 名称、Voltage/Freq 点、温度条件、功耗边界。

但 PPT roadmap 上有一个关键线索：ISO-Power Performance 的数字，2025 年是 2.75，2026 年是 3.1，提升 12.7%。这个与时钟频率提升 12.7% 完全一致，可以理解为：同功耗的性能提升是 12.7%，绝大部分是时钟频率提升带来的。

至于能耗比上优化的猜测是：

• V/F 曲线与 Timing Headroom： LogicFolding 缩短 critical path → 在固定 Vdd 下 Fmax 从 2.75GHz 提升到 3.1GHz → 这意味着在原来的 2.75GHz 频率下，有了约 12.7% 的 timing headroom → 这个空间在 iso-performance 模式下可以换成更低的 Vdd。
• Cache Hit Latency 下降： 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency 的下降。从业界经验来看，一般 L2/L3 cache hit latency 下降 10%，CPU 整体性能会有至少 5% 的提升。PPT 里显示 SRAM latency 下降 30%，估计会有一部分转化为 cache hit latency 的下降。
  注：AMD 的 3D V-Cache 没有这么大的提升，主要是因为 AMD 的底层 logic die 并没有重新设计，3D cache 的延迟 latency 不仅没有减小反而加大，只是增加了 cache 大小，收益不如 latency 下降那么明显。

• 物理层面的功耗下降： 另一方面，clock skew 的下降，critical 路径变短，造成电路 timing 变好，意味着华为可以使用更低的 Vdd（猜测甚至能低 7~8%）；以及路径缩短所带来的 RC 的下降（考虑到 clock buffer -56%、wire -28%、SRAM pJ/bit -24% 这些数字，比如 C_eff 下降 10~15% 合理）；再加上 clock tree 的整体缩短和下降，确实是有可能在部分 Voltage/Freq 点做到同性能下，做到 30% 的功耗下降的，而 30% 的功耗下降换算过来就是 41% 的 power efficiency。

对比苹果和高通，每一代手机芯片在 iso-power 下单核性能一般提升 10-20%，iso-performance 下功耗一般降 30-40%，这是 V/F 曲线的特性决定的，所以从经验上来说，数字是对得上的。

所以这个 power efficiency（能耗比）的提升，从现有的数字上来说可以从 topology 推导出来是合理的，可能真的和工艺节点没有太大关系。

5. 这个技术路线有没有可复制性，其他家会不会效仿？

短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样

华为做 LogicFolding 的根本驱动力是制裁，工艺节点被卡在 7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用 TSMC 就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel 的 Foveros、TSMC 的 SoIC、AMD 的 MI300 的 3D stacking 都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么 “固定一个成熟节点 + 3D topology optimization” 的路线会越来越有吸引力 散热方面，MEMS 微型风扇和微流道也会成为未来 HBM 散热的主流

总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的 topology 红利，虽然它有天花板。每多加一层的边际收益递减（堆叠 1->2 层, 2->3 层, 3->4 层，提升百分比变小），leakage 无法解决，散热越来越难，3D EDA 工具链更是全新的挑战。 但这个 Tau scaling 不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

知乎用户 啾啾啾啾啾 发表

评论区充分体现了什么叫：

人吃了巧克力会开心。🐶吃了巧克力会死。

知乎用户 张三封 发表

我觉得大家真的该去先把那篇论文的全文看了再来抨击啊 bro 们！

你可以说华为这个方案是 3D 堆叠，但你不能说这是

和

的那种方案，这个方案只能算是 3D 堆叠的一个另类分支。

可以这样理解

这相当于把原来平面芯片的中间一刀切开，分成上下两层：两层各做一部分晶体管，面对面键合。如果让两层之间的混合键合间距（1.5μm）与芯片顶层金属间距（约 720nm）的齿轮比接近 1，意味着跨层走线的额外开销几乎为零。（个人粗俗表达）

也就是说，确实是堆叠，而且还是两片有源逻辑晶圆的堆叠，但两片堆叠链接起来才是一片完整的逻辑芯片。属于先进封装 / 3d 集成的范畴，但设计是 3D 式的。

不过毕竟还不是成熟方案，实际情况是只在最关键的那几条时序路径上做了跨层分割，大部分电路还是平面的。但好在同面积的情况下，晶体管密度确实可以提上来

论文里面也承认得很坦率：

“The LogicFolding implementation shipping in Kirin 2026 is deliberately conservative… folding was applied selectively along key critical paths rather than across the entire design.”

换个说法：整个芯片里大部分电路还是老老实实待在平面上，只有少数几条对性能最关键、走线最长的时序路径被拆到了两层上。所以两层都有逻辑晶体管不假，但两层都在高密度发热的面积占比很小，而不是整个芯片面积的两倍在同时烤。论文还列举了配套手段——背面供电、存内计算、DVFS 把τ余量换回功耗

传统 3D 封装通常以功能块（block）为粒度——比如一层是 CPU、一层是缓存。

但 LogicFolding 的粒度要细得多。论文原话是：

“Critical-path gates are distributed across two (and eventually more) vertically stacked active tiers……From the circuit designer’s perspective, the two tiers behave as a single continuous fabric, with cells distributed across the wafer boundary as if it were an additional metal layer.”

意思是：一条关键路径上的各个门电路，可能 A 门在下层、B 门在上层、C 门又回到下层。两层之间的混合键合界面，在电路设计师眼中就像额外的一层金属布线层，标准单元可以跨层任意分布。

chiplet 是’先有独立功能芯片再拼装’，LogicFolding 是’先有完整平面设计、在布局阶段自动拆分到两层’——两层的物理载体虽是两片有源晶圆，但它们没有独立的功能接口，不能独立工作或替换，和 chiplet 的设计哲学完全相反。

LogicFolding 要求 EDA 工具链从 RTL 阶段就按 3D 来设计，论文第六节也把这列为 “开放挑战之首”，目前没有商用工具支持这种标准单元级的跨层布局。

论文强调它不是靠光刻进步（晶体管本身没变小），而是靠拓扑重排——把逻辑在三维空间里重新分布来压缩τ。

既不是某些人说的两块完整逻辑芯片堆叠（热量爆炸，双层加热），也不是 Intel 和 AMD 那种的 “芯粒式”3D 堆叠（况且英特尔的第四代

（同样的混合键合），好像得 2028 年跟随英特尔 A18 工艺推出，不太清楚，如有错误请提醒）。

华为这玩意可能还真没有同类商业竞品。（如有，请提醒）

如果你把这个方案用上台积电 2nm，那你原本就在台积电 2nm 制程下的性能也可以从物理角度上得到提升，这无可厚非。

扩展阅读

门级粒度的 3D 逻辑分区——学术界已经研究了十几年。最著名的是 Georgia Tech Sung Kyu Lim 团队在 monolithic 3D IC 领域的工作，他们早在 2014-2015 年就发表了门级单晶 3D（gate-level monolithic 3D）的标准单元跨层布局研究。IEEE 2014 年的论文标题就是 “Design and CAD methodologies for low power gate-level monolithic 3D ICs”，核心思想就是把标准单元拆到两层、用纳米级层间通孔（MIV，~50nm 直径）连接，以实现面积缩小和走线缩短。

这两条路线是并行竞争关系。学术界推 monolithic 3D 是因为它在理想情况下互连密度更高，但低温工艺的上层晶体管质量一直是巨大瓶颈。华为绕开了这个问题，两层晶体管都用成熟工艺做好，再贴在一起。

论文引用的 CEA-Leti（Batude et al., 2015, “3D sequential integration”）就是 monolithic 3D 路线的学术代表作之一，这也说明华为很清楚学术界在做什么。

P. Batude et al. (2015) — CEA-Leti 的 3D 顺序集成

完整引用：​ “3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS,” IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015

这是 monolithic 3D 路线的学术代表作。法国 CEA-Leti 从 2010 年代起就是 M3D 的主要推动者——他们的方案是 “在底层完成 CMOS 后在低温下做上层晶体管”。华为论文引用它，微妙地划清了界限：我们知道这条路，但我们选了另一条——两层都用成熟工艺做好再贴，不用低温晶体管。

J. L. Hennessy and D. A. Patterson (2019) — 计算机架构新黄金时代

完整引用：​ “A new golden age for computer architecture,” Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019

图灵奖得主 Hennessy 和 Patterson 的这篇著名演讲 / 文章宣告了 “摩尔定律终结后，架构创新将取代工艺缩放成为性能增长的主要来源”。

M. Horowitz (2014) — 计算能耗问题

完整引用：​ “Computing’s energy problem (and what we can do about it),” ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014

Horowitz（Stanford 前校长、RISC 先驱）这篇 ISSCC 经典演讲，量化了一个事实：数据搬运消耗的能量远超计算本身。这直接支撑了论文第四节的核心论点——“AI 系统中超过 80% 的能耗花在数据搬运上，因此τ缩放必须降低数据在途时间”。

IRDS (2023/2024) — 国际器件与系统路线图

完整引用：​ International Roadmap for Devices and Systems (IRDS) —— Interconnect and More-than-Moore chapters, 2023/2024 update

IRDS 是取代 ITRS 的新一代行业路线图，由 IEEE 组织编制。论文引用它，表明 τ 缩放是在公认行业框架内讨论问题（而非纯自说自话）。

扩展阅读 2

2017 年 6 月，DARPA 微系统技术办公室宣布启动总额 15 亿美元 的 " 电子复兴计划 “（Electronics Resurgence Initiative, ERI），其核心理念可以直接追溯到摩尔 1965 年论文的第 3 页（“Page 3”）。

摩尔本人早就指出，除了缩小晶体管尺寸，架构优化、材料创新和高度集成也是提升性能的路径。

2018 年 7 月，ERI 第一次峰会选出了首批扶持项目，其中 3DSoC（Three Dimensional Monolithic System-on-a-Chip）​ 是最受关注的核心项目之一。目标数字极其激进：

在 3.5 年内开发出单片 3D 集成技术，使性能功耗比达到当时 7 纳米二维 CMOS 的 50 倍以上。

我勒个 50 倍啊，这不算违反物理吗？

DARPA 路线（monolithic 3D）：在同一块硅衬底上依次生长多层晶体管。先做完底层 CMOS 电路 → 覆盖绝缘介质层 → 在上面重新生长单晶硅 → 做第二层晶体管 → 重复。层间用纳米级 “层间通孔”（ILV）垂直互连，直径可做到 100nm 以下，远小于 TSV。关键在于上层晶体管必须在低温（<450°C）下制造，否则会烧坏底层已有的金属互连。

CNFET：DARPA 方案应对 “低温困境” 的特效药

低温下做上层硅晶体管的电学性能很差，所以 DARPA 团队直接不用硅。

用碳纳米管场效应晶体管（CNFET）​。MIT Max Shulaker 团队是 CNFET 领域的全球领军者，而 CNFET 有一个硅没有的关键特性：可以在 BEOL 温度（<400°C）下制造，且性能不退化。再加上 RRAM（阻变存储器），顶层逻辑 + 存储都在低温 BEOL 阶段完成，底层是传统硅 CMOS。

2020 年，该项目进入第二阶段。团队在 2020 年 VLSI Symposium 上做了首次硬件演示——单片集成 CNFET + RRAM，搭配 SRAM 和 RISC-V 核心。同年还在 Nature Electronics 上发了一篇 200mm 晶圆量产 CNT 的里程碑论文。SkyWater CTO Brad Ferguson 当时说这 “对 AI 和国防前沿计算有颠覆性意义”。

但问题也来了

DARPA 3DSoC 的初始时间表是 3.5 到 4.5 年（即到 2022 年前后完成）。但公开信息中，2022 年后该项目的后续报道极少。SkyWater 至今还在跑 90nm 的 200mm 产线，CNFET 大规模商业化的消息也没有出现。

知乎用户 种地红眼猎犬​ 发表

你别看他说啥，你要看他做啥。华子的营销部门确实经常脑子一热，搞些有的没的，但是真正做事的海思可是一次都没骗过我们，最起码 980 之后一次没有。他写出来的性能提升等到 9 月份 mate90 出了一看不就知道了吗。

不过在此预言一下，这玩意虽然不会像摩尔定律那样普适，但是大概率确实是有真东西的，就冲他敢放性能的折线图，最起码能达到 80%

不过我知道的，现在这么急或者开香槟的很多人是不讲实事求是的（换句话说压根就不会买 3000 以上的手机），人高通吧燕十三那么魔怔好歹还去实体店蹭机子跑分呢，知乎上的人只会赛博扎小人。

知乎用户 圆头老吴 发表

又是一条我看不懂的新闻，不过我知道这个赛道那么安静说明还不成熟。

知乎用户 琅琊野鹤 发表

不敢也不能评价，因为不懂。

即使是在吹牛阝，我目前仍选择相信。

套用一句台词: 如果没有梦想，那和咸鱼有什么区别？

喜欢华为的原因很简单: 在他身上还真就有那种不服就干、死也要 D 朝上的劲头。即使落后、即使害怕、即使犯怂，但不认输、不放弃。

评论区估计又要挨怼，有事说事即使观点不同。阴阳怪气的就拉倒吧，压根儿懒得理你。

知乎用户 swaysj​ 发表

完全不懂芯片设计的土直又来团建了

我认同一个观点，韬定律和其中的 logic folding 是跟 finfet 一样的伟大设想

目前韬定律其实要比摩尔定律更加切合实际

摩尔定律只是说晶体管数量翻一倍，面积缩小为原来的 1/2

这在有定死的物理极限的情况下显然是无法持续演进的

韬定律讲的是芯片为什么要进步，那是进行更快的运算，减少时间

那就要从如何减少时间入手，减少时间就是实现芯片各个层级布局布线的优化

logic folding 解决的是 2D 芯片受限于平面，无法实现布局布线的最优

从数学上讲 3D 层面的布线优化潜力一定是远远超越 2D 布线的

这跟 finfet 作为集成电路的一大里程碑的思想是一脉相承的

2D 空间解决不了的问题可以放到 3D 空间

当然这点知识对于又土又直的人来说还是太难了

华为的论文把关键参数全都放上来了，密度频率性能全是跨代的提升，而且是流片后的设计

就等 9 月狠狠打质疑者的脸了

知乎用户 zl8702 发表

定律不是随随便便就口嗨出来的，麻烦多用理论和实践来支撑，真的的浮夸风又起来了

知乎用户 无名无所不名​ 发表

不是半导体领域专家，只是对中文略有了解，知道新定律这三个字是什么份量。

牛顿三大定律，麦克斯韦电磁方程，相对论这些东西才叫新定律吧。

一个非上市公司的技术老总，在企业内部会议演讲稿里介绍了一个很冷门的技术设想，且不是行业首提，没有实验数据，没有工艺支撑，没有应用普及，怎么就成新定律了。

虚假宣传整治刻不容缓。

希望菊花厂尽快拿出可验证的实验数据，成熟的工艺流程以及碾压同行的广泛应用普及来，这样我也会很骄傲。

希望不是纯粹编个概念来要补贴吧。也希望不要是 5g 那样烧钱无数几乎没用的行为艺术吧。

知乎用户 图拉丁 发表

殊途同归了，根据最新找到的资料，美国 DARPA（老朋友了）在 2017 年就组建了相关的课题，选定两个研究项目的团队，希望这两个项目能够提供超越摩尔定律限制的技术。

作为 DARPA 斥资 15 亿美元 “电子复兴计划”（ERI）的一部分，旨在 “推动电子行业的创新”，三维单片系统芯片（3DSoC）项目和新型计算基础（FRANC）项目专注于开发芯片级创新技术，以构建更强大、更高效的计算系统。

老美 2017 年由 DARPA 的 ERI 计划，3DSoC 和 FRANC 项目，本质上和华为的这个思路一模一样，最后项目于 2021 年 - 2023 年结束后，没有商用，在 2023 年启动了 ERI 2.0 计划，目前项目二期还在进行。路线有 DARPA 背书，质疑的人可以换个角度了。

截至 2026 年 5 月，DARPA 新闻、NGMM 招标（2026 年 4 月仍在发）都明确：ERI 2.0 在正常进行，核心制造与 3D 集成项目还在建设 / 验证期。

部分早期子项目已结题：2023–2024 年启动的一些短周期（1–2 年）探索类项目已完成并公布成果，但主干项目（NGMM、3DHI、热管理等）都在进行中。

众所周知，当一条路线被商业化落地证明可行时，如华为证明了，那么大概率，老美 DARPA ERI 计划很可能要追加预算升级了。熟悉的感觉，和 AI 一样，又是中美。

拿热管理里核心子项目：Minitherms3D 举例，其核心是嵌入式微流控冷却，这是一项芯片层间的主动散热，目前老美还处于实验室对 ppt 尝试实现的阶段。在层间微流道加上去离子水 / 绝缘冷却液，集成微型泵 / 流量控制。

其承接单位更是 ERI 计划的典型：由诺斯罗普・格鲁曼、HRL（休斯）实验室、Teledyne。

诺格不用多说，军迷可太熟悉了；休斯实验室也是大名鼎鼎，背后是波音 + 通用；TDY 也是军工。

这也就是为什么 TSMC 无法参与上桌，从 ERI 计划清一色大量军工参与主导即可明白，老美的核心技术，在军工复合体手里。

根据何老师论文，我的总结，核心为 3 点：

1. 芯片层间用金属 - 金属直接键合，麒麟 2026 金属键的间距 1.5um（第一代保守工艺）；
2. 芯片各层有独立的校准时钟设计，键合时可以二次校准，保证良率降低成本；
3. EDA 设计软件从二维转为三维，3D 立体规划 / 布线，多层时序 / RC 协同优化；

何庭波论文（2026-05-25）

论文标题：

- 英文：A Time Scaling Theory for Multi-Layer Electronic Systems

- 中文：多层电子系统的时间缩微理论

作者：何庭波（华为董事、半导体业务部总裁）

以下为 AI 对论文中涉及制造工艺的信息提炼

一、整体定位：成熟制程为主，不靠 EUV

- 主力工艺：7nm / 14nm 成熟节点（DUV，不用 EUV）

- 路线：制程不变，靠 3D 堆叠 + 混合键合 + 架构重构提性能 / 密度

二、核心制造工艺：逻辑折叠（LogicFolding）

1）3D 堆叠与键合工艺（最关键）

晶圆到晶圆（W2W）混合键合 Hybrid Bonding

• 两层有源硅晶圆面对面键合，垂直互联
• 麒麟 2026：键合间距 1.5μm（保守版，后续会更小）
• 层间直接金属 - 金属键合，不用 TSV 硅通孔、不用微凸块，延迟更低

双层有源层堆叠

• 上层：关键路径 / 高速逻辑（CPU 核、ALU、触发器）
• 下层：普通逻辑、SRAM、I/O、模拟电路
• 效果：布线长度 - 30%、时钟偏移 - 25%、时钟缓冲器 - 50%

2）晶体管与互连优化（器件级τ缩微）

晶体管：优化 Lg（栅长）、接触电阻、寄生电容

• 同一制程下降低 RC 延迟，提高开关速度

互连：低阻金属 + 低 k 介质

• 缩短局部 / 全局走线，降低 RC 延迟（金属延迟已超过晶体管延迟）

三、封装 / 集成工艺（Chiplet/2.5D/3D）

1）移动端（麒麟）：双层逻辑折叠 + 单片 3D

单片 SoC 内做双层有源堆叠，整体仍为单颗芯片

实测（麒麟 2026，7nm）：

• 晶体管密度：155→238 MTr/mm²（+53%）
• 能效：+41%，主频：3.1GHz（+13%）

2）AI / 服务器（昇腾）：Chiplet + 2.5D + 3D 堆叠

昇腾 950/990 路线：

• 2.5D 扇出（Fan-out）：多芯片并排，硅中介层互联
• 微凸块 + 标准间距混合键合：局部 3D 堆叠
• 2030 后引入逻辑折叠 3D，进一步堆叠

四、电路 / 设计工艺（非制造但强绑定）

• 时序重构 / 时钟优化：后硅时钟偏移调整，贡献 **>5% 性能 **
• 电源 / 地网络 3D 化：层间直接供电，电源噪声降低、稳定性提升
• SRAM 折叠：存储位线 / 字线缩短，速度 + 40%、能耗下降

五、一句话总结（工艺要点）

7/14nm 成熟 DUV 制程 + 双层 W2W 混合键合 3D 堆叠 + 逻辑 / 存储分层 + 低 RC 互连与时序优化，全程不依赖 EUV，靠架构与封装把成熟工艺跑出先进节点密度与性能。

最后，我对此让 AI 基于上述内容，分析 EDA 需要作何开发适配：

1. 3D 立体规划 / 布线：多层叠层分区、层间垂直互联（1.5μm 键合间距）、跨层时序收敛 。
2. 多层时序 / RC 协同优化：跨层时钟树、寄生参数提取、低 RC 互连设计。
3. 热 - 力 - 电多物理场仿真：堆叠散热、热应力、电源完整性联合分析。
4. 混合键合 / 堆叠 DRC/LVS：层间设计规则、异质工艺兼容性验证。
5. Chiplet + 单片 3D 双流程支持：手机单片折叠、AI 芯片 2.5D+3D 混合集成。

目前全球主流 EDA 都没完全适配这 5 点：

1. 3D 立体规划 / 布线（跨层分区、1.5μm 键合间距）：无原生适配；国际工具只能做粗粒度堆叠，不支持单元级跨层分配。
2. 多层时序 / RC 协同优化（跨层时钟、寄生提取）：无全域适配；只能单层时序，跨层收敛能力弱。
3. 热 - 力 - 电多物理场仿真（堆叠散热、热应力）：只有点工具；国际工具不能和设计流程无缝集成。
4. 混合键合 / 堆叠 DRC/LVS（层间规则、异质工艺验证）：无标准适配；没有成熟 DRC/LVS 支持混合键合。
5. Chiplet + 单片 3D 双流程支持（手机单片折叠、AI 2.5D+3D）：无统一流程；国际工具分开做，不能统一优化。

EDA 结论：

这 5 点目前没有任何商用 EDA 完全适配；逻辑折叠 /τ缩放需要原生 3D、τ感知、多物理场协同的全新 EDA，属于 0→1 级重构，不是现有工具升级就能解决的。

国际 EDA（Synopsys/Cadence / 西门子）：只有基础 3D/2.5D 点工具（TSV、微凸块、简单堆叠），不支持逻辑折叠的跨层统一规划、混合键合（1.5μm 间距）、全域τ优化、多层时序 / 热 - 力 - 电协同；本质还是 2D 工具拼 3D，做不了全流程原生 3D。

知乎用户 暮岚孤影 发表

…… 工程学上连突破都算不上的东西命名朝基础科学看齐？

知乎用户 禁言爱好者 发表

和之前的光刻厂，三进制计算机等等这些题材一样，拉热度全民炒一波概念股，然后开开心心分钱不好吗，你们分析个什么劲，不会真有人信这个技术路线只有有点没有缺点吧？

知乎用户 袁沐 发表

人人厌恶形式主义，偏偏形式主义就是能让人沸腾。

知乎用户 Eidosper​ 发表

打个比喻，传统的两片叠加相当于你买房买了 17 层和 18 层同一个位置。

再升级一点，加入 TSV，那么就相当于你在这个 17 层和 18 层之间内部弄了电梯 / 楼梯，相当于是一个复式。

再升级一点就是双层别墅，这个 logic folding 相当于双层别墅，两层之间的资源可以更好的相互复用、综合设计。你在 2 楼卧室开个地暖， 1 楼卧室顶上也会热，这样 1、2 楼这个区域就能同时热，节约能源。

这个思路很好，但是因为工程化难度比较大，其他家做的时候没有华为这么激进。AMD 的 x3d 只是相当于普通平房，把房顶弄成了仓库。

关键的问题是华为激进但又做成了，这点更类似于国产电磁弹射对上美国的电磁弹射，技术方向，大家大概都有往这个方向走，但是国内做的更激进，而且成功了。

知乎用户 hewii 发表

何庭波果然是巾帼不让须眉，一亮相就是一个全新的 “定律”，颇有一番将“摩尔定律” 踩在脚下、“敢叫日月换新天”的豪气，

和之前上台开讲的靳玉志、何刚、张平安之流，显然不是一个层次，

比起创始余掌门人，其水平也不遑多让，隐隐地有着后来居上之势…

知乎用户 朝三暮四郎 发表

我说啊 唱衰的人 能不能忍一忍啊

按照现在华为自己的说法 基于韬定律设计的芯片将于今年秋季落地

也就是说 快的话 三个月 慢的话半年 就能见到实物了

不是样品实物 是实装到手机等量产产品里的实物

到时候 测评一下再来喷 不行吗？

而且既然说秋季落地 我的理解是秋季 mate90 开卖

在这之前 手机要生产备货 至少好几周 甚至两三个月

而手机量产前 芯片肯定要更早量产

搞不好 现在芯片已经产出一批了

知乎用户 Casillas 发表

算算日子，又到沸腾点了，最近华子负面太多而弹药不多，马上玄戒 O3 出了，先占领舆论高地吧，至于还债那不得 31 年嘛。对了，由于这是设计理论的突破，所以芯片设计能力的价值又被抬升了，芯片制造 - 台积电被贬了，谈到设计能力，玄戒到时候能喝口汤吗？不会又双标吧。

别人空间折叠，你用逻辑折叠想实现反超，有没有可能别人可以空间折叠 + 逻辑折叠两条腿走路呢

掏定律还在发力，7 家掏了 127 亿。所以说事以密成，一个展望未来的、B 端的东西为什么轻易让 C 端感知，并且全网沸腾呢。

知乎用户 码农无码​​ 发表

我不了解物理

但我了解华为

你说华为一点技术和能力没有

那绝对是扯淡

但你说他有多强……………………

这玩意大概率就又是个硬生生凑出来的东西

大概率又是吹到 200% 的效果…… 用了 120% 成本…… 得到了 80% 的结果

当然我希望华为能搞出真的

遥遥领先

知乎用户 大狗狗是狼​​ 发表

ISCAS 2026(IEEE 国际电路与系统研讨会)5 月 25 日在上海开到第二天，华为公司董事、半导体业务部总裁何庭波站上主旨演讲台。演讲题目叫”半导体新路径探索与实践”，核心内容只有一个：正式发布”韬 (τ) 定律”。中国在全球半导体领域第一次提出指导产业发展的新原则。

这件事该怎么评价，得从摩尔定律遇到了什么过不去的坎说起，然后看华为给出的答案是否切中要害，最后再判断这到底是一个产业级的范式转换，还是被制裁逼出来的生存策略。

摩尔定律是怎么走到尽头的

半个多世纪以来，摩尔定律主导着半导体产业的节奏——成本不变，晶体管数量每 18 到 24 个月翻一倍。这条定律能成立，靠两个前提同时满足：晶体管持续做小，且做小之后单位成本还在降。

2005 年前后，制程推进到 65nm 节点时，Dennard Scaling 开始失效。Dennard Scaling 说的是晶体管尺寸缩小的同时功耗密度保持不变。这条规律一破，后果直接传导到频率上——晶体管做小了但功耗密度压不住，芯片发热变成硬约束，主频再也涨不动了。整个行业从” 冲频率” 被迫转向” 堆核心”，多核架构就是那时候兴起的。

等制程走到 7nm、5nm、3nm，情况更加严峻。硅基晶体管的栅极氧化层厚度逼近原子尺度，量子隧穿效应导致漏电流失控。FinFET 结构本身也快到头了，GAAFET 虽然能再撑一两代但研发和制造成本呈指数级攀升。经济账更不用算：先进制程的每一步推进，投入的资本开支都在翻倍量级，但每一代性能提升的边际收益持续递减。成本红利彻底消退，摩尔定律的经济学基础不复存在。

去年华为自己推出了麒麟 9030 Pro。何庭波在这次 ISCAS 演讲中坦言，麒麟 9030 Pro 标志着华为手机芯片进入性能” 饱和区”。这个” 饱和区” 的表述分量很重——它是华为自己承认传统路径走到头了的最直接论据。几何缩微的物理极限叠加经济效益枯竭，华为在实践层面最先感受到了天花板。

τ缩微是完全换一个度量体系

韬 (τ) 定律的思路转向可以用一句话概括：不再执着于把晶体管做小，转而降低系统的时间常数τ。

在电路理论里，RC 时间常数τ = R × C，它决定信号在电路中传播的延迟。一个芯片的性能瓶颈，归根到底受限于信号从 A 点传到 B 点需要多久。τ越小，信号传播越快，在等效时间内能完成的计算操作越多，系统性能就越高。

这个转向的深层含义在于：**它给中国半导体找到了一个不需要最先进 EUV 光刻机的叙事框架。**几何缩微的核心瓶颈在光刻，而光刻设备的差距不是三五年能追上的。但时间常数优化是全栈工程问题——从材料、器件结构、电路拓扑、芯片架构到系统互联，每一层都有τ可降。这条路上，先进制程是有用的但不是决定性的，这恰恰绕开了中国半导体产业链最薄弱的环节。

华为把这个思路落地为四个层级的协同优化体系。

器件层面，优化晶体管和互连的电阻 R 及寄生电容 C。RC 时间常数的物理底层就是这两个参数，从材料、结构入手把它们压下来，τ自然跟着降。这条路线在几何缩微主导的年代一直被边缘化，现在重新回到主航道。

电路层面是这次发布的最大看点——逻辑折叠 (LogicFolding)。

逻辑折叠是平铺→立体的拓扑重构

传统芯片设计把晶体管铺在二维平面上。关键路径上的信号要走很长走线，每多走一毫米，RC 延迟就增加一截。逻辑折叠引入了 “自由逻辑设计” 理念，把原本平铺的逻辑单元从单层扩展到双层 (何庭波明确提到未来会走向更多层折叠)，让信号传播的物理路径大幅缩短。

华为在 ISCAS 2026 演讲 PPT 中给出了麒麟 2026 的具体数据：晶体管密度提升 53.5%，达到 238 MTr/mm2；P 核能效提升 41%；峰值频率从麒麟 9030 的 2.75GHz 提升到 3.1GHz。这些数字来自华为官方 PPT，而不仅仅是” 大幅提升” 的模糊宣传口径。

逻辑折叠和 3D IC、Chiplet 有根本区别。3D IC 解决多芯片垂直堆叠的封装问题，Chiplet 解决异构集成的架构问题，它们作用在封装层级。逻辑折叠作用在芯片内部的电路拓扑，属于设计方法论层面的重构，不依赖特殊的封装工艺。简单说，3D IC 是把几栋楼摞在一起，逻辑折叠是在同一栋楼内部重新排布房间——后者对建筑外墙 (封装) 没有额外要求。

何庭波的原话是，“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠”。这条路线图的延伸方向很明确：从双层到多层，从手机芯片到 AI 计算芯片，从局部折叠到全面折叠。

软硬协同与灵衢总线

韬 (τ) 定律没有停留在电路设计层面，而是贯穿了整个计算栈。

芯片层面做的是”软件、架构、芯片”全栈协同设计。传统流程里软件和硬件各做各的，韬 (τ) 定律要求基于实际工作负载对指令流和数据流做细粒度控制，提高系统级并行度，压缩端到端执行时间。这种协同设计的思路业界并不陌生，苹果的软硬件一体化是同一个方向的成功案例，但华为把它明确纳入了τ缩微的统一框架。

系统层面定义了灵衢总线 (UnifiedBus)。当单颗芯片算力不够用，需要把 CPU、GPU、NPU、存力等多种算力部件整合起来时，灵衢提供了一套统一的互联协议——统一内存编址、原生内存语义，大幅压缩跨部件通信延迟。灵衢 1.0 配套的 Atlas 900 超节点从 2025 年 3 月开始交付，截至本次发布时已商用部署 300 多套。这是已经在跑的产线而不仅是 PPT 宣传。

从器件的寄生电容到芯片内部走线，再到跨芯片跨服务器的互联，τ缩微贯穿了整个计算栈的每一层。灵衢解决的是最外层的系统通信时延，这部分延迟本身就是τ的一个分量，把它压缩掉就是在系统层面做τ缩微。

已有的验证和未来的承诺

华为给出的实践数据相当扎实：过去六年基于韬 (τ) 定律设计了 381 款芯片并全部量产，覆盖多个行业和产品线。这个数字说明这条路径早就开始探索了，2019 年被制裁之后，华为就被动走上了这条路，六年积累了足够多的工程验证。

今年秋季发布的麒麟 2026 手机芯片，是逻辑折叠技术的首次成功实施。到 2031 年，基于韬 (τ) 定律的高端芯片晶体管密度预计达到 400+ MTr/mm2、峰值频率 5.0GHz，与 1.4 纳米制程的同等水平。注意措辞是” 同等水平”——用非 1.4 纳米的物理制程，通过τ缩微实现相当的密度和性能。

和其他后摩尔路径的对比

行业内探索后摩尔时代的方向不少。More than Moore 强调在芯片上集成更多功能类型，用功能多样化弥补密度增长放缓。Beyond CMOS 寻找硅基的替代材料，碳纳米管、二维材料都在这个范畴。3D IC 和先进封装通过垂直堆叠提升系统级密度。这些路线有一个共同特点：各自解决各自的局部问题，缺少统一的度量框架。

韬 (τ) 定律试图提供一个贯穿各层级的统一度量，时间常数τ。器件降寄生、电路缩走线、芯片做协同、系统重构互联，所有这些工作的目标都可以归结为降低τ。这个框架本身是开放的，理论上可以把其他技术路线纳入τ缩微体系。

但也得看到，摩尔定律之所以能成为产业指南针，是因为它给出了可量化的节奏预期，每 18 到 24 个月翻一倍。韬 (τ) 定律目前还没有类似的定量目标函数，更多是方向性指导。它能否从”华为自己的工程哲学”升级为”全行业的共同准则”，取决于两个条件：华为能否持续拿出有说服力的量产数据，以及产业链其他玩家是否愿意跟进这个框架。

几个悬而未决的问题

逻辑折叠在 EDA 工具链层面怎么落地？传统 EDA 工具是为二维平面布局优化的，逻辑折叠要求对布局布线算法做根本性改造。华为是否有自研 EDA 支撑这一点，或者需要产业链协同适配，直接决定这项技术对外推广的速度。

多层折叠的热密度问题。从单层扩展到双层再到多层，单位体积内的功耗密度持续上升。手机芯片对热设计极为敏感，麒麟 2026 的 41% 能效提升如果能在实际使用中维持，就证明热设计跟上了；如果压不住，折叠层数的扩展就会撞墙。

τ缩微的框架能否获得行业共识。何庭波说” 没有一家企业可以独自完成所有答案”，暗示希望开放合作。但半导体产业链高度全球化，英特尔、台积电、三星、英伟达是否认可这个框架，取决于华为能不能持续证明τ缩微的经济效益比几何缩微更优。

我个人认为，逻辑折叠最大的风险不在技术本身，而在生态。一项新的电路设计方法论要推广开来，需要 EDA 厂商、晶圆代工厂、IP 供应商协同适配。华为在被制裁的环境下，能否推动这种跨企业的协同，可能比做出一块高性能芯片更难。

半导体行业从来不缺新概念，但一个概念能不能从演讲台上的 PPT 变成流水线上量产的芯片，得看下一代产品的实测数据说话。今年秋天，麒麟 2026 是第一块试金石。

知乎用户 zhiE2GRw 发表

很多专业的事情，外行是不好评价的，因为真的无知。

这个让设计，制造芯片的人来评价。

就知道海思多厉害了。

知乎用户 沃夫 发表

有没有这种可能，其实在半导体发展的半个世纪里面，早就把各种方向研究透了。

其他的定律，主要是散热，良率，性能都有严重缺陷，只有摩尔定律是最好的研究方向。

难不成全球公司都是傻子，一心只在摩尔定律上面死磕七十年？

有些人真急了，说一些乱七八糟的东西，真的太搞笑了。

知乎用户 代号韭菜 发表

作为一个有着二十多年装机经验、略懂半导体资讯（炒股用）、喜欢吹毛求疵抓技术细节的理工男，我稍微凑个扫兴的热闹，先来泼一盆冷水：套，不，韬定律的名字是全新的，氛围感直接拉满，但核心技术真不是什么横空出世的行业神话，更谈不上凭空开辟半导体新大陆。

为了不跟风瞎吹，我专门翻了何庭波的公开发言和相关技术论文，认认真真啃完之后，最大的感受就四个字：大可不必。

说白了，这根本不是什么独家黑科技，就是半导体行业死磕、内卷了十几年的老赛道——先进封装。再精准一点，就是业内玩烂了的 2.5D/3D 芯片堆叠 + 芯粒（Chiplet）技术。不得不佩服官方文案的包装能力，一堆晦涩高级的专属名词，直接把普通网友唬得一愣一愣的，但在产业界眼里，每一个词都能精准对号入座，毫无新鲜感：

所谓的时间缩微、逻辑折叠，听着像顶级前沿突破，剥开华丽外衣就是最常规的 3D 逻辑堆叠。原理简单到离谱，就是把芯片的计算核心，像盖高楼一样一层层垂直叠起来。那些用来连通上下层、缩短信号传输距离的通道，行业里早就有标准名字，叫 TSV 硅通孔，压根不是新东西。

还有吹爆的用系统协同代替几何缩微，高级感直接拉满，实则就是老生常谈的芯粒拆分 + 软硬件协同设计。简单说就是不强行追求单颗大芯片的极致工艺，把整块芯片拆成计算、存储、输入输出等多个小模块，用成熟工艺分别量产，最后靠封装技术拼接整合，一套操作全是行业常规打法。

更直白讲一句扎心的大实话：这条赛道早就人满为患，全球巨头早就商业化玩腻了。

先说大家熟悉的 AMD。装机佬届无人不知无人不晓，这家公司就是把这套 “胶水拼接技术” 玩到极致的行业天花板，没有之一。早年锐龙、霄龙处理器，就是典型的拼接产物：7nm 高性能计算核心 + 14nm I/O 核心强行组合。尝到甜头后 AMD 还迭代升级，搞出 3D V-Cache 技术，直接把缓存层垂直压在 CPU 核心上方。后续的剧情大家都亲眼见证了。靠着这套所谓的“低配版韬定律”，AMD 直接上演惊天逆袭，把常年挤牙膏的英特尔狠狠按在地上摩擦。这种拼积木的模式，直接拉满芯片良品率，成本比英特尔死磕单颗大芯片的方案低了近 40%，游戏性能暴涨 15% 以上。硬生生把牙膏厂逼得进退两难，硬生生抢下大半消费级和服务器市场，堪称行业经典翻盘案例。

再看现在风头正盛的台积电、英伟达，更是把这套技术玩成了 AI 算力的核心底牌。英伟达统治全球 AI 市场的 H100、B200 芯片，全是先进封装的产物。台积电靠顶级 2.5D、3D 堆叠技术，把 GPU 核心和高带宽内存牢牢贴合，最大程度压缩数据传输耗时——也就是这次华为重点提及的 “缩微耗时”。
毫不夸张地说，如果没有这套成熟的封装技术，现在的 ChatGPT、Gemini 等大模型，基本连正常运行都做不到。

很多人跟风炒作光刻机是算力卡脖子核心，实则业内都清楚：当下全球 AI 算力的真正瓶颈，从来不是光刻机，而是台积电的先进封装产能。看到这里肯定有大赢家抬杠：既然都是一样的技术，那华为这次高调提出的 “韬定律”，凭什么不能算超越？和巨头们的区别到底在哪？
我用通俗但不低俗、接地气的比喻给大家解释一下。

台积电、英伟达、AMD 这些顶级巨头，属于拿着顶配食材做满汉全席。他们玩堆叠、玩 Chiplet 的底气，是手握全球最顶尖的 5nm、3nm 甚至 2nm 制程工艺。相当于硬件底子已经拉满，再叠加顶级先进封装技术，属于强强联合，不断触碰行业性能天花板，纯粹的顶级炫技。

而华为的处境，完全是另一个剧本。供应链被全面封锁，没有 EUV 光刻机可用，高端制程路被彻底堵死。华为的 “韬定律”，本质是站在 14nm、7nm 的工艺地板上，被迫走出的一条破局之路。纯属于 “硬件不够，架构来凑”。靠成熟的老旧制程堆叠芯片层数，再依托、方舟编译器、盘古大模型的全栈软硬件协同，极致压榨每一寸硬件性能，硬生生把普通平价食材，做出了堪比高端酒店的口感。

这种极致的工程优化能力，不得不表扬一下，真的是又悲壮又厉害，完全值得掌声鼓励。
但我们可以佩服顶级的工程智慧，却不能自欺欺人地抹平底层的客观差距。架构设计、系统优化做到了世界顶级，不代表底层制程、材料工艺的短板已经彻底补齐。低配食材靠厨艺逆袭，终究弥补不了食材本身的品级差距，这是最客观的事实。

我一直觉得，看科技行业，最忌讳的就是无脑跟风、自我感动式狂欢。

“韬定律” 的最大意义，从来不是什么弯道超车绕过光刻机，也不是所谓的全面超越。它真正的价值，是证明了国产半导体被逼到绝境后，拥有极强的自救能力和系统性的反击智慧。在全线被卡脖子的绝境里，不靠捷径、硬靠工程创新撕开缺口，这份实力和底气，毋庸置疑。（求生欲段落）

但我还是想吐槽一句：真的没必要被营销号带节奏，吹成颠覆式神迹。正视自己的突破，也承认客观的差距，不妄自菲薄，更不盲目自大，才是国产半导体最该有的心态。
知道这篇掏心窝肺的回答大概率会戳破很多小赢家的狂欢滤镜。但我这人向来很真，而且有爱心，做朋友一流，所以这些真话就由我来说吧。

知乎用户 命运的火锅 发表

韬（τ）定律 说难也很简单。

众所周知， 摩尔定律对应的是 芯片工艺技术的升级， 一旦逼近原子极限。 肯定会撞墙。

（事实上摩尔定律发明者 intel 公司早就撞墙了）

但是台积电各种技术 修修补补， 还能够苟延残喘一下 （目前的台积电 2nm 只不过是等效宽度，实际宽度还在 10nm 级别）。

就是 华为因为 euv 的原因， 先撞墙了， 所以不得不提前应对解决的方法。

摩尔定律 就是工艺升级 — 单位面积晶体管数量增加 — 晶振频率提升。

韬（τ）定律，核心通过逻辑折叠原创技术压缩信号时延、降低系统时间常数。

通过系统性的工程降低信号传输的时延，华为可是太熟悉了。

一个就是通信领域系统性的优化信号传输时延。

一次是全光核心交换机，

还有就是昇腾 950 超节点。 不过这些都是设备级的。

这次是讲这种思想导入芯片级别。

知乎用户 牛顿的火焰激光剑 发表

B 站上凭空冒出一大堆芯片专家，知乎上一波又一波的软广。

软的硬的都来，龙吟味十足。

知乎用户 Acton - 保禄 发表

就跟把 Type-C 叫华为口发表一样

知乎用户 鸤鸠 发表

看了一圈，我理解下来，华为其实就是提出了个新时代的摩尔定律。

摩尔定律这玩意，叫做定律，可其实既不是科学发现也不是工程经验，撑死了算个预言，只不过恰好自我实现了。

那么华为提出的这个定律，到底价值如何，一两天的股票涨跌啥也说明不了，只有等 5 年，10 年甚至更久之后回头看，才知道含金量到底几何。

知乎用户 i0nium​ 发表

省流评价：tau for tautology.

炒概念为主，比摩尔定律和 Dennard Scaling 定律约束更弱、解释力和预测能力更弱、更宽泛、更模糊、更没有可验证形式，not even wrong。

摩尔定律和 Dennard Scaling 定律都是明确的预测，强约束可证伪，只要行业没做到它就自动失效了。但这个τ定律压根没有可证伪性，什么都没有预测，什么都没有排除，什么都是τ，优化τ是好的，没了。

它只是强行把行业内所有先进封装、堆叠、优化带宽和延迟的技术全部打包称为τ因子而已。哪怕能讨论一下τ budget 怎么分配，哪种τ优先级更高，不同层级的τ怎么协同作用，怎么 tradeoff，能有任何一点都算有点价值，结果什么都没有。

怎么都是符合τ定律，那它就没有任何指导意义存在。

当然这东西如果说作为一种宣言（manifesto），传播意义和争夺话语权的价值还是有的。

可惜文章中，真正具有洞见和工程价值的 LogicFolding 和 EDA 问题被一笔带过，而所谓的τ定律并不是一个真正提供了额外解释力、具有工程预测能力和指导意义的新理论，而只是一种未能超出 STCO 框架事后总结，甚至还未经形式化、缺乏可证伪性，几乎就是一种 tautological（俗称：车轱辘话）的状态。

完整版：

华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？

知乎用户 长江路颜值第十​ 发表

大概率营销卖货，跟之前的

“轻舟已过万重山，”“且听龙吟” 异曲同工之妙。

至于五年后怎么样不重要

知乎用户 不可及 发表

建议米粉别在这个问题下团建，尤其是根本没搞懂这个到底什么的情况下。

先说一个前提，任何能促进中国科技发展的进步都应该被支持，无论是哪家搞的。

如果你因为不喜欢华为，就对其全部否定，那和海狗其实也没区别。

一个理智的人做事，应该是对事不对人，华为做了恶心的事，就批评华为，小米做了恶心的是就批评小米，只要是公司就不可能完美无瑕。

不要成为任何品牌的附庸，也别为了支持某个品牌连客观事实都不讲了。

这个 “韬（τ）定律” 我不懂，看了高赞答案的科普稍微明白了点，我建议观望观望，不要急着下定论，要是真做出来了，对于中国科技发展绝对是好事。

知乎用户 风啊 发表

这个定律不是华为创造的，也不是华为发现的，准确地说是华为创新性地总结出来的一个关于半导体产业的一个新的系统方法论。

韬定律从理论上来讲，它不新奇，但它比 “摩尔定律” 的技术含量就是要高（你看完再骂）。

所谓的 “摩尔定律” 由英特尔联合创始人戈登 · 摩尔（Gordon Moore）在 1965 年提出的一个经验性观察，并得出结论：当价格不变时，集成电路上可容纳的晶体管数目，约每隔 18 至 24 个月（通常被简述为每两年）便会增加一倍，性能也随之提升。

这个 “摩尔定律” 不是摩尔发明的，它本质上就是摩尔对行业观察后得出一个经验总结，然后大家在这种经验的指导下，全行业不断地努力，总体上在一段时间内能满足这个行业发展节奏。然后营销上一通吹，把经验概念转换成定律观念，大家就把它自然地接受为定律了。

“摩尔定律”不是数学定律，也不是物理定律，它是一种行业经验总结。如果说摩尔的这个经验总结能称之为定律的话，那华为的何庭波提出的韬定律也是可以成立的，并且从理论和实践上来讲，比 “摩尔定律” 更有实践指导意义。

“摩尔定律” 另一个作用就是营销上的作用，确立了一个事实上的衡量芯片性能与先进性的话语权。

我们先来回顾一下芯片发展历程。

芯片能力要想强，有几个路子：

一、提高时钟频度：也就是单位时间芯片运算的次数，这个也就是大家说的 CPU 的快慢的核心衡量指标之一。这是芯片发展的第一阶段，但它受发热的影响，不是无限制地发展的，一段时间后，这条路就走不通了。

二、提升集成度：就是在单位面积内，集成更多的计算单元，那这样计算的能力当然也就更大了，表现出来更快了。这就是摩尔定律发挥作用的地方，但是发展到现在也慢慢到瓶颈了，更重要的是到底是几 nm，这主要由厂家说了算，它说是真 3nm 就是，就是等效也是，反正就是一般消费者也无法验证，实际上这条路在当前的介质和工艺下，快走到头了。

三、扩大芯片的面积，在相同工艺下集成更多的计算单元。过去的 CPU 面积相对不大，但是现在的从主板和针脚都能看出来，是越来越大了。但这个办法有一个问题，就是象手机等移动设备，它是受限的，不是说越大就越好，因为装不下；同时面积越大信号跑的距离越远，时延就越大，往往是 “中央等地方”。

四、调整平面架构：就是在一个二维的平面上，调整不同单元的分布，以及引入新的控制和计算单元，比如 “多核技术 “，来让芯片性能更强大，这方面最保守的是英特尔，最激进的是英伟达和 AMD，几乎每过一两年都会有新的架构出来。

这一套以前西方一直玩得很好，但是进入了 AI 时代后，事情就发生了本质的变化。

当使用大模型以及海量用户申请并发场景，并且大模型的训练和推理它和传统的 CPU 计算有很大的不同，上述的办法都不灵了，必须采取计算集群的方式，这就要求必须有新的出路。

这种情况下 “韬定律” 就自然而然地出现了，它的最大不同就是不再局限于单位面积的晶体管数量，而是寻求整体最优。

大家过去有这样一个体会：你电脑再快，你读软盘或光驱的等待时间很痛苦，对于芯片来讲，也是同样的道理，它内部总有些单元的响应是延迟的。

这个整体最优的衡量标志是啥：是芯片系统的响应时间。

为了解决这个问题，按 “韬定律” 的思路，可能有以下一些新的技术出来：

一、更先进的芯片设计思想、架构、设计工具出来。过去就是设计在一个平面上，今后可能天然就有一些立体的芯片单元出来直接集成，同时原有的设计工具也会得到同步的提升；

二、更先进的立体封装技术：过去芯片面积增大，信号跑的过程就更远，这就象一个城市发展得越大，往市中心跑的时间就越长；这个时候如果采取折叠或堆叠，那相关的距离就越近，这就是从修大院改为建立体高楼。这种指导思想在内存开发，比如两层，三层、四层等已经在进行了充分的实践。

但在象计算单元等如果采取折叠或重叠的技术，那对封装的要求很高，所以今后可以在韬定律的指引下，全行业来一起研究新的封装技术，这也可以提升芯片的运算速度。

三：更新更快的传输介质：比如过去的总线是采取铜等介质，今后可以用光芯片、真空光纤、激光、激波等，可以在韬定律的指引下，可以研发新的象真空光纤，以及其它更好的解决方案的，能减少时间延迟的新技术方案。

四：新的芯片架构：过去都是大核带小核的平面布置，今后可以将它们立体堆叠在一起，形成新的计算架构，让其响应时间更小，计算更快；堆叠有一个什么好处呢？就是有些单元可以共享针脚或接点，就不需要铜线来传输信号了，这当然技术要求很高，但如果对芯片进行合理的解构，然后把可以共享的单元单独出来共享，这当然可以提高运算效率。最起码在缓存技术上是可以实现的。

五：异系统的融合：比如今后类似于光芯片与电子芯片，甚至传统计算与量子技术计算单元与传统的电子芯片结合，只要有利于减少整体时延，都是可以期待的。

六：新的总线（BUS），包括片内、板上、集群总线技术等。

七：新的通信协议、管道，比如更小更快更安全的核间通信协议、真空光纤，光芯片、激光通信等。

八：更大带宽，更快速度的缓冲存储芯片，新介质缓存芯片等，它只在乎快，不在乎数据的永久性。

九：研发更新更快的外设：减少系统的整体时延。

十：新的集群技术：在 AI 时代，传统的芯片提升的那点速度，远远地跟不上 AI 需求的发展，如何集成更多的运算单元来构建计算集群，同时系统整体更优，衡量的标准就是韬定律。

如果说过去大家在争超大计算机的技术制高点的话，那以后一定是在争超大集群的技术制高点。有的人可能会讲，你这不就是把过去的技术整合在一起吗？有什么新鲜的东西吗？

答：它是两个概念。比如今后很多芯片片内就要集成通信单元、时间同步芯片等，这样通信会更快更准确。

这里特别要说明的是：韬定律并不是对过去摩尔定律（集成度）的否定，大家吵来吵去其实就是一根筋，总是用一个去否定另一个，非此即彼，而是着眼于芯片的整体性能：那就是时间响应整体上更快更小。

如果说过去行业主要眼光在”集成度 “上的话，那在未来的 AI 时代，大家在芯片及系统的设计会更着眼于” 响应时间“，这样的思维和路子就更宽了。

从这个意义来讲，韬定律对产业的影响还是很巨大的，它主要就是帮产业换了思维方式，不仅如此，今后行业的蛋糕就会更大了。

比如你在某一个方面，比如光芯片有独到的技术，能提升韬定律，那你也能分到一块蛋糕，而不是象过去全球芯片就掌握在光刻机、芯片生产和英特尔、英伟达等少数芯片设计公司手里，你看得着吃不着，别人还要卡你的脖子。

知乎用户 呵呵 发表

“时间” 就是一个噱头概念，用来包装 7nm 直接叠两层的

说白了，euv 短期内没戏了，推迟到至少 2030 年

这种宣传更像是，本质是 7nm 叠双层（提升单位面积的密度，然后用 “时间” 包装一下

包装的时候，就是说叠双层，重新设计电路，降低时间延迟，不就包装成 “时间” 维度了
（或者再加一点，缩短关键路径的走线长度，降低电阻和电融负载，降低时间延迟）

听起来就高大上了，直接说 7nm 叠两层，会显得太 low

7nm 改造不出 3nm，那把 7nm 两片叠一块，不就是和 3.5nm 的单位面积密度一样了么（耗电多一倍，甚至更多，管他呢）

一旦这样说，就是制程彻底没戏了的意思

给 2031 年这个时间点，就说明 euv 最快 2030 年才能成，然后造芯片再来一年，就是 2031

和去年 gpu 的更新思路一样，直接把面积增加 50％还是 100％
今年是面积增加 100％，但是叠在一起

知乎用户 冀北吴彦祖 发表

不知道，我就是比较奇怪，感觉 截止 2026 年 5 月 25 日，中国崛起的大部分牛逼到爆的技术，都在华为。。。。相对比而言，中科院 清北 就差的不是一点半点。。尤其是现在半导体这行业，感觉没有华为的新凯来这些技术，就完蛋了。

然后，看了这个消息。。。我觉得，如果西方不是个傻福的话，这种思路他们真的没有想到过？

知乎用户 安好心 发表

肯定是要时间换空间啊，难道所谓的算力不就是算得快的意思吗？还能算错了不成？

台积电迟早也要走这条路的，华为被迫先走而已。

3nm 以下量子隧穿效应就会让芯片运行变得很麻烦，随着制程缩小，不确定性逐渐占据主导。这本来就是摩尔定律创始人在 2003 年时预言的一部分。

韬定律从来不是否定摩尔定律，而是一种接力，就算没这个韬定律，也必须从芯片制程缩小以外的方式接棒，人类没别的选择，物理规律就这样。

华为的方向没有任何问题，如果有什么值得担心的，那也是制裁我们的西方经济体，在芯片设计的 “时间换空间” 这方面走的比我们还快。

就像英伟达在 Deepseek R1 发布之后经历了历史最大跌幅，但又涨了回来。这并不意味着后面的资金认为 Deepseek 是垃圾。恰恰相反，Deepseek 向世界开源之后，争取做世界第三 AI 的国家突然就冒出来一堆，玩家变多了，铲子更好卖。

韬定律没说不能在 5nm 和 3nm 上不能用，只是说这方面华为研究的早，研究的深。与其你担心方向错误，不如担心别人追上来。这时骂华为，很容易回旋镖，这赛道一直都在，看谁下场早跑得快而已。

知乎用户 琴台街长 发表

字研？

知乎用户 介虾米东东 发表

根本不敢评价，因为根本不懂

刚去查了半天，还是半懂不懂

————“时间常数τ是描述系统（尤其是电路）响应速度的关键参数，它表示一个按指数规律变化的物理量（如电压、电流）衰减到初始值的 1/e（约 36.8%）或增长到稳态值的 63.2% 所需的时间。‌τ值越大，表示系统的过渡过程越慢；τ值越小，则表示响应越快”

这就是我查的结果，查也白查

但是以我的浅薄理解，既然被称为 “韬定律”，作为一个定律，说明衡量半导体精密度的标准本身被变了。

也就是说，人民日报，新华社发布消息时都提到的，到 2031 年 “将达到 1.4 纳米的同等水平” 的说法，是有局限性的

因为今后有可能谈到半导体制程标准时，就可以不再说什么等价于 “多少纳米”，而是变成了等价于 “多少τ”

这就是标准话语权

知乎用户 KnightIlia 发表

双创已经炒到那么高了，眼看对面楼已经快塌了，再不来加把火，怕是撑不到下半年。到时候两长存储的盘子谁来接？

各地产业基金投了这么多年，要不要赚钱？各地财政窟窿，要不要化债？

" 你信吗？不管你信不信，反正我是信了。”

信就对了，还不去接盘科创 50 指数？

什么，你说你不买？不买就是不爱国！

知乎用户 羽渡尘 发表

挺好的，至少我看清了是τ不是π，而没有 01o1 分不清。

知乎用户 自然选择号航海长 发表

早晨刚起来就看到了人民日报的爆炸性新闻

2026 国际电路与系统研讨会 25 日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表 “韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了 381 款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

这是芯片性能起飞了？如果能跨过 8gen3 直接达到 8E 的水平，我就直接把魔法 7 换掉冲首发

阿华，你来真的啊

“韬定律”提出以 “时间缩微” 替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

不是很懂这一块，有大佬讲一下吗，是不是钱老的系统工程思想？利用华为的通信优势结合先进封装？

“韬定律” 构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

我们现在最新的工艺生产的麒麟 9030 可以达到 2020 年上半年台积电约 6nm 的水平，落后世界先进水平约 5 年。台积电 1.4nm 工艺预计于‌2028 年量产‌ 。‌‌‌

也就是说，华为新发布的技术大概可以缩短 2 年的半导体制造技术差距，已经非常厉害了

华为还是那个华为，持续巨额的研发投入终会有开花结果的一天

华为以及中国半导体等行业正在从 “轻舟已过万重山，两岸猿声啼不住” 过渡到 “一枝独秀不是春” 的阶段

华为产业链都涨疯了，不过我的半导体也能跟着喝汤，美滋滋

知乎用户 wt2110 发表

华为，赢了！

知乎用户 dehde 发表

我管你这那的，如果 9 月份的芯片真的能干到 8gen3 甚至 8elite 并且功耗不翻车，那不就成了吗？那在实际使用上不就是追上台积电的 3nm 了吗？那我到时候直接一个保值换新不就得了吗🤣🤣一个个在这争的啥劲呢也不知道🤣

知乎用户 重水轮回立 发表

只要不能量化，永远赢

知乎用户 让我想想 发表

冷嘲热讽的没意思。当年芯片被制裁也是这个路数，也是这个路数，哎看不懂。最终还是 “轻舟已过万重山”

华为既然说 31 年能做到等效 1.4nm 的芯片，我觉得还是很有可能的。华为光吹牛逼不实现的事应该还是很少的吧。真以为跟那谁似的。

各位着啥急呢，距离 31 年就 5 年，各位又不是活不到那时候了，贷款嘲讽，虚空审判可还行。

知乎用户 DR.MicroCal 发表

很失望，某赵博主直接将其定性为哗众取丑的商业营销。

问题是，现在所有的纳米都是等效啊。有哪家的芯片的晶体管真的能突破 14nm 以下吗？

这种不专业的带有主观偏见的行为让我感到之前点的赞浪费了，我将对其取消关注，不再点赞。

PS 有同学指出评论区有写

知乎用户 凉鱼先生 发表

以 “时间缩微” 替代 “几何缩微”….

这是从掌控空间法则到掌控时间法则了吧，好奇什么时候出小绿瓶？

知乎用户 恐惧的鱼 发表

我不懂这个，但是看到这个我想起了以前的 GPU turbo 技术

这么多年过去了 这项技术基本上也算是盖棺定论，

我就问了一下 AI 答：

华为 2018 年推出的 GPU Turbo 技术，更像是一次成功的工程优化而非颠覆式革命。它的核心是通过软件手段，在系统底层进行智能调度，提升了图形处理效率。这并非纯粹的营销噱头，但其官方宣传的 “性能提升 60%、功耗降低 30%” 更多是在特定场景下的理论峰值，一些营销说辞也存在夸大。

🔬 技术原理：软件优化，而非硬件革命

GPU Turbo 本质上是一种通过软硬件协同来提升图形处理效率的软件技术。它主要在系统底层进行了如下优化：

• 重构图形处理框架：打通 EMUI 系统与 GPU、CPU 之间的处理瓶颈，提升三者间的指令传输效率。
• 减少冗余计算：通过算法优化，在画面变化不大的场景中大幅减少重复性渲染工作。
• 智能动态调度：利用 AI 预测游戏负载，动态调整芯片频率和电压，在需要性能时全力输出，在任务轻松时降低功耗，实现高效能与低功耗的平衡。

📊 官方宣称 vs. 实际表现：一场数字的 “魔术”

GPU Turbo 在当时确实改善了游戏体验，但官方数据与实际使用之间有一定差距：

🤔 创新点与局限

尽管宣传有夸大，但 GPU Turbo 仍是一个系统工程能力的体现。

• 创新点：它展示了通过算法和软件优化来突破硬件性能瓶颈的可能性，后续迭代（2.0/3.0）在触控延迟、游戏支持数量等方面确实在不断进步。
• 局限性：它并非 “底层革命”，而是系统级的工程优化。同时，独立分析机构 AnandTech 指出，它在技术上不及营销承诺那般具有革命性。

💎 总结：一次价值被夸大的成功工程优化

综合来看，GPU Turbo 是一次成功的工程优化，但被过度的营销包装成了一场技术革命。

它的真正价值在于：

1. 启发了行业新思路：让业界看到通过软件深度优化，可以在有限硬件上挖掘更多图形性能潜力。
2. 是一次有效的商业营销：精准抓住了用户对手机游戏性能的焦虑，话题性极强，对华为产品营销起到了积极作用。
3. 对特定用户有实际帮助：对搭载麒麟芯片的华为 / 荣耀手机用户来说，开启 GPU Turbo 后，玩《王者荣耀》等游戏的体验确实有可感知的提升。

这项技术在工程上是扎实的，但在营销上是浮夸的。关键在于你从哪个角度看待它。

希望这次半导体领域新定律 “韬（τ）定律”，不仅仅是一次成功的工程优化，而更是一种遥遥领先的颠覆式革命。

给他五年时间证明自己吧！

知乎用户 刘 Alex 发表

说句实话，这个比较专业。

不过有一点可以谈一谈。

所谓的 “摩尔定律”。

也不是什么自然界的规律。

是摩尔这个老头。自己总结的经验。

只是这一套在过去几十年一直是行之有效的。

最近，制程工艺快到极限了。

摩尔定律也随之失效。

华子提出一个新定律，不一定是自大。

我们大家不要笑话它。

等他三五年。

不过，我看了这个隐隐的担忧就是，这个散热怕是个大问题哦。

也有博主说华子后端设计已经解决了散热问题。

看疗效吧。

知乎用户 J 先生 发表

• 摩尔定律是经过多年生产验证才能说是定律，华为怎么敢把一个新事物就敢说是定律。
• 所谓的韬（τ）定律根本没什么新鲜的，各大厂商早就用了好多年了，也就华为当个宝去宣传。

话说你们不觉得矛盾吗？能不能统一话术？

知乎用户 任运天成 发表

太好了，价值远远超越 5G，直接压上国运吧。

知乎用户 sky flj 发表

有一说一，摩尔定律本来就是当年 intel 自己吹出来的。

intel 吹得，华为吹不得？

还是看之后华为能不能真拿出硬实力来实现吹的这个牛逼。

知乎用户 大天二 发表

厉害了我的国。

厉害了华子。

相当于在摩尔定律的基础上迭代了。

遥遥领先！

——————————分割线，5 月 26 日更新

看到各种回答，刷新了我的认知。

1，有贬低摩尔定律的，这个大可不必。

说韬定律颠覆 / 踢翻摩尔定律，不如说韬定律颠覆了人们的认知。

摩尔定律的重点是迭代时间吗？不，是晶体管密度＝芯片性能，与几纳米工艺制程唯一强相关。就是说，几纳米工艺可以直接表征芯片性能。（摩尔定律是一种现象总结的指导芯片行业发展的经验 / 思想，当年无可反驳）所以大家都在卷几纳米，asml 就是摩尔定律指导下产生的畸形怪物。摩尔定律，指导了一个时代。

韬定律的重点是，晶体管密度现在不直接等于芯片性能了。华为用时间微缩原理发明的工艺技术（并且这种工艺技术还在不断进步），可以令华为掌握的工艺制程（比如 7nm）的芯片性能加上韬定律的工艺技术，在 2031 年可以达到摩尔定律时代 1.4nm 的芯片性能。韬定律是一种工艺技术，但它同样能引领 / 指导下一个时代。asml 这个畸形怪物的垄断被华为打破了。

摩尔定律的总结者惊才艳艳，但韬定律的伟大在于，它是被发明的。

韬定律只是让中高端工艺制程（7nm）可以等效于旗舰工艺制程（5nm，3nm 甚至 1.4nm）但它不能让 65nm 飞升至 3nm 的高度。

2，小黑子们的各种群魔乱舞的话术内容 balabala，我就不一一举例反驳了。请各位看官仔细阅读我上面的第一条，就能轻易分辨小黑子们的话术假在哪里。各位看官请谨记，能骗到人的话术是 9 成真 1 成假的。

3，小黑子们没有任何实质内容的情绪输出。

目的是为了淹没科普韬定律的回答。就是当年论坛水军的打法。

知乎用户 借我一根竹蜻蜓 发表

今年的华为是真正的王者，全面复兴，夺回市场。

韬定律是华为核心技术的又一突破，突破制程限制，打破摩尔定律的束缚和牢美的制裁。

我们会在下一代麒麟芯片上看到这项技术的真正实力，给华为点赞。

知乎用户 公子羽 发表

摩尔定律不也就是一个人说的一个思路，一个猜想吗？

华为考了 95 分

媒体想搞个大新闻，还有因为自己不专业，不是很懂，把它吹嘘成了 99 分

有些大聪明就抓住这一点，说华为只有 60 分？

还没小米这种 79 分的好？

你就说这思路，他能不能实现吧，能不能完成吧？

那牛不牛逼，和高通比和苹果比呢？

除了华为，还有谁能做到？

那是不是遥遥领先？

虽然他考了 95 分，但我觉得和 100 分没有任何区别

就是，牛逼

，，，，，，，，，，

有个很有趣的现象，就是以前的好几任米粉头子随着年龄的增长，阅历的增，长见识的增长，都会开始变成华为粉。啊，米粉基本上都是那些年轻人，因为他们不懂

知乎用户 hajsgghjj 发表

我是不太相信华伪在某一领域突然爆炸式突破然后遥遥领先

当高通台积电英伟达是傻子？别人就没想到？

你要说它慢慢优化，然后等 EUV 造出来之后再追上，我是相信的。没有 EUV 就能追上台积电 1.4 纳米，简直离谱

如果你能用这种方法造出台积电 1.4 纳米，那台积电用 euv 马上就能造出来 0.5nm 了

知乎用户 van dark​ 发表

高赞那篇写的太业余了。里面数据一堆错的。

所谓 logic folding 根本不是啥新技术，本质上就是单片三维集成（monolithic 3D integration） 把电路在垂直方向上堆叠，用很短的层间通孔（ILV）替代长距离的横向走线。

2010 年 Monolithic 3D Inc 就提出过这个技术，称之为电路折叠（folding of a circuit） ，并展示样片 。

下面这些图是 2013 年的！！

• 下面这些图是 2013 年的！！

• 学术界很早就在做晶体管 + 垂直 RRAM 的单片 3D 集成，因为这种 “细粒度逻辑 / 存储交错的 3D 结构” 在数据密集型应用中可带来能耗 - 延迟积改善 。
• 2025 年 12 月斯坦福联合 SkyWater 就在美国本土晶圆厂流片了首个真正的 3D 芯片，碳纳米管晶体管和 RAM 在同一片上，号称能耗 - 延迟积可达 1000 倍改善 。

先进封装方面，TSMC 的 3DFabric 平台包含 SoIC、CoWoS、InFO、SoW 等一整套技术，实现逻辑、存储、模拟、光子、专用加速器的异构集成，Intel 的 Foveros、Samsung 的 X-Cube、AMD 的 3D V-Cache（已经在 Ryzen X3D 系列里卖了三代）都是商用产品。AMD 那个 V-Cache 就是把 SRAM 折叠堆到 CPU 上的例子。

华为没说这些是自己原创的。人家做学术有节操，不可能在这种学术会议上炒剩饭。

知乎用户 言不可弥 发表

华为营销的弊端表露出来了，他营销了太多次这种 “遥遥领先” 的东西，导致市场已经对他越来越反感越来越免疫了。

比如之前的三进制计算机，更早的要推翻 Windows 的操作系统，半死不活的鸿蒙生态，还有一个编译器，后来据说被扒皮是换壳。

这次可能会不一样，但是这玩意还需要时间验证吧，就目前看，不认可的居多。

知乎用户 奇妙生活 发表

看到那么多嘲讽、阴阳、谩骂的帖子，其实挺可笑的，看来敌人是真急了，连忙组织一大批垃圾跳出来围攻。可是，这些垃圾再怎么抹黑，任正非在中央民营企业家座谈会上依然稳稳坐在企业家的 C 位，华为依然得到国家和地方政府大力支持，华为产品依然得到广大人民群众支持。抹黑有用吗？蚍蜉撼大树的执念再怎么顽固也只能是徒劳无功

知乎用户 社会主义好青年 发表

希望不要跟当年的 5G 一样。

实事求是一些。

知乎用户 Rain 发表

手机测评一句芯片都不让提，现在大庭广众之下，何庭波直接爆？我不明白！

知乎用户 非正常先驱者​ 发表

5G，

盘古 Ai 大模型，

ADS，

麒麟芯片，

哪个不是一开始满世界遥遥领先，最后路边一条。

光刻厂，

且听龙吟，

哪个不是一惊一乍，最后笑话一条。

我不懂芯片工艺，也不是这方面的专业人士，不从技术层面评价，单纯从这个公司尿性来说，大概率是包装炒作。

这里面有一个逻辑硬伤，如果真是全球独一份的技术，那么全世界其他老牌的、新势力的顶级实验室、研究部门、科研团队是在打酱油吗？

知乎用户 忆梅下西洲 发表

不是我们不信你，你遥遥领先的三进制计算机能不能先拿出来让大伙瞧瞧🤣

知乎用户 zwork 发表

潜台词：且听龙吟的 EUV 没下文了，换个词汇继续龙吟。

知乎用户 傲天战殇 发表

当一帮不懂技术的破口大骂

我就知道华为又做对了

知乎用户 病中吟 发表

希望看到业内人士来解读，而不是一群什么都不懂的人阴阳怪气，这些人都不是这行业的阴阳怪气什么呢？

知乎用户 汤姆​ 发表

先说结论，这是华为的企业宣传口号，而非经学界认可的新定律。真正的 “定律”（如摩尔定律虽是经验规律，但有数十年可量化数据支撑）至少需要：可量化定义、可重复验证、公开同行评议。而 “韬定律” 目前：
1. 无白皮书、无公式、无明确定义：未公布τ的具体测量方法（是门延迟？互连延迟？系统响应时间？），也未说明等效换算公式。

2. 无 IEEE / 学术期刊同行评议：何庭波在 ISCAS 2026 做的是 Keynote 演讲（主旨报告），不是经同行评审的论文，目前只是企业发布会级别的表述。

3.“等效 1.4nm” 无度量口径：只说 “达到 1.4nm 同等晶体管密度”，但密度≠性能≠功耗≠良率≠成本，五个维度只提一个，且未给出第三方验证数据——属于不可证伪命题。

韬定律核心主张——不再只靠缩小晶体管，靠架构 / 互连 / 逻辑折叠压缩信号传播时间来提升性能——然而这在半导体界早有实践：

1.Intel、AMD、苹果早已用 Chiplet（小芯片）、3D 堆叠（如 Intel Foveros、台积电 CoWoS）、更短互连来降低延迟提升吞吐。

2. 逻辑重构、乱序执行优化、缓存层级调整属于 CPU/GPU 微架构常规工作，业内叫 " 微架构优化 “或” 系统级优化 “，从未有人因此宣布发现新” 定律 “。

华为把业界已在做的后摩尔工程实践冠以一个律名并宣称 “新路径”——本质是旧酒换新瓶 + 起了一个很唬人的中文名（τ谐音 “韬光养晦”）来制造话题。

选在 ISCAS 中国上海会场发布，借 IEEE 招牌增光，但实际受众是媒体和大众而非业内的 “定律验证者”。

取名 “韬 (τ) 定律”——韬光养晦 + 时间常数τ，一语双关极具传播性，明显经过品牌策划，目的之一是争夺 “高端芯片性能定义话语权”。

任正非本人曾对外表示 “美国夸大了华为芯片成就”——侧面印证外界对华为芯片宣传存在过度解读的空间。

以上都是胡言乱语。

知乎用户 一个普通的用户 发表

对，对，对

看着这些充满恶意的回答，就知道这次的技术真的是一大进步，

那些说 PPT 你们别急，两三个月之后搭载新架构芯片的 90 就发布了，到时候可别删哦，记得岁月史书

知乎用户 梅香剑锋 发表

且听龙吟的延时加长版…… 仅此而已……

知乎用户 pornmaker​ 发表

不懂，但是这个 x 上直接打广告有点难绷，希望华为成功

知乎用户 兔子加油冲 发表

我们可以参考一些华为的历史案例，我相信你就知道这个所谓 “新技术” 的结局：

• 盘古大模型（2020~ 至今，上百亿元级别）
  营销宣传：“打造中国 AI 底座”“行业大模型革命”；
  结局：既没有形成开发者平台，也没有形成 C 端入口，在主流大模型竞争中彻底失声，更像是 “存在于政企招标文件里的 AI 品牌”。
• 方舟编译器（2017~2019，几十亿元级别）
  营销宣传：“重新定义安卓性能”“彻底解决 Android 卡顿问题”；
  结局：开发者几乎完全不买账，安卓生态毫无变化，已经被行业彻底遗忘。
• 盘古气象大模型（2021~2023，数亿元级别）
  营销宣传：“AI 颠覆传统天气预报”；
  结局：论文很亮眼，现实几乎无落地，属于 “科研成果完成商业化断层的典型样本”。
• MindSpore（2018~ 至今，数十亿~ 上百亿元级别）
  营销宣传：“国产 AI 框架核心底座”；
  结局：在 PyTorch 已经成为事实标准的情况下仍坚持 “生态自建”，最终变成“官方在用、行业绕开” 的封闭体系。
• HarmonyOS（2016~ 至今，数百亿元级别）
  营销宣传：“万物互联操作系统”“摆脱 Android”；
  结局：本质仍高度依赖 Android 生态续命，所谓 “原生生态闭环” 长期停留在发布会和开发者大会层面。
• Huawei Mobile Services（2019~ 至今，数百亿元级别）
  营销宣传：“全面替代 Google GMS”；
  结局：低估了 “全球开发者网络效应” 的强度，最终变成 “手机能用，但世界不跟你一起用” 的生态孤岛。
• Petal Search&Petal Maps（2019~2021，数十亿元级别）
  营销宣传：“打造自有搜索入口”；
  结局：在搜索已经被 Google 完全固化的时代硬切入口，本质是 “错位竞争的边缘实验”。
• Celia（2019~ 至今，数亿元级别）
  营销宣传：“智慧 AI 语音助手”；
  结局：既没成为入口，也没形成习惯，在 Siri / Google Assistant 之后几乎没有插入空间。
• WeLink（2019~ 至今，十亿元级别）
  营销宣传：“企业数字化协同平台”；
  结局：没能进入互联网公司主工作流，长期停留在 “有部署但没人真用” 的企业软件常态。
• Huawei Cloud（2011~2018 早期，数百亿元级别）
  营销宣传：“云时代核心基础设施”；
  结局：在互联网云爆发期明显慢半拍，靠后期 G 端强推才勉强追上主流阵营。
• 华为 VR Glass（2018~2022，数亿元级别）
  营销宣传：“下一代沉浸式入口”；
  结局：行业没爆发 + 内容缺失，最终变成 “发布会很未来，现实没人戴” 的产品线。
• HiSilicon ARM PC 路线（2017~ 至今，几十亿元级别）
  营销宣传：“下一代 PC 架构革命”；
  结局：生态没等来，软件没跟上，硬件只能长期停留在 “可展示但不可规模化” 的尴尬状态。

知乎用户 奶包的大叔 发表

早在 8 年前，英特尔就已经提出了 3D 堆叠技术。

当时（2018 年），英特尔就提出了用 Foveros 面对面键合**、**“像搭积木一样叠逻辑芯片”（把计算核、缓存、I/O 分块堆叠）。

2020 年，英特尔实现了 Foveros 量产，并将该系列芯片产品命名为 Lakefield。

一年后（2021 年），AMD 也提出了 3D V-Cache 的堆叠技术，并在 2022 年 3 月实现量产，主要应用于霄龙 Milan-X、锐龙 5800X3D 上。

那么，为什么英特尔、AMD 最后都失败了呢？

原因很简单，因为热管理完全失控。

简单来说就是，3D 堆叠技术中的上下两层都是高功耗逻辑，热量互相焖，导致热点温度直接飙升至 120–140℃，因此只能降频（导致性能大幅下降）。同时，3D 多片堆叠不仅成本是 2D 平面芯片的 2–3 倍，而且更致命的是 “一片坏、全片废”。

最终，英特尔 Meteor Lake 移动端勉强能用，但性能提升有限、价格贵、发热大；而桌面端 Arrow Lake 则直接砍掉了大部分 3D 堆叠、退化成普通 Chiplet。

由此，英特尔内部的结论是：Foveros 不适合大规模高性能逻辑堆叠，只能用于低功耗 + 小面积场景。

对此，AMD 则沉默不语。

2025~2026 年，AMD 的旗舰产品 9800X3D、9950X3D 均大量出现 “突然黑屏、永久损坏” 的悲剧。

其中，9800X3D 占绝大多数（占比约 90%）。具体症状则是：

拆机会看到 CPU 背侧中央有烧黑点、金属触点熔蚀、插槽针脚发黑； 换主板、清 CMOS、重涂硅脂都无效，CPU 彻底报废。

与之形成鲜明对比的是，非 X3D 的 9700X、9900X 耐受则高得多，很少烧毁。

对此，AMD 的官宣解释则是（坚决）不承认 CPU 设计问题，而是直接把锅甩给主板厂商 BIOS 违规。

更加尴尬的是，主板厂商在 2025 H2 之后采用最新 BIOS 的新批次产品，虽然烧毁概率出现了下降，但却并不是零（依然存在 X3D 芯片烧毁问题）。

而这背后的根本原因，就在于 3D 堆叠的中间没有高效散热层，热量闷死在接口处，导致核心温度比普通版芯片高出 25℃左右。同时，3D 堆叠结构对电压极度敏感，只要轻微过压就会烧毁。

因此，AMD 只能降频 / 降压，从而导致多核性能反而更弱的尴尬结局。

最终，AMD 的结论是：3D V-Cache 只是 “一次性战术产品”，而并非 “可扩展架构”；因此下一代产品放弃深度 3D 堆叠路线（不再盲目增加堆叠层数），而是转向更大缓存平面设计 + 封装优化。

那么，“韬（τ）定律” 是否能够解决英特尔、AMD 都没有搞定的瓶颈问题呢？

对此，台积电则笑而不语。

与台积电的 SoIC（块级堆叠，整颗 CPU + 整颗 SRAM 堆叠在一起）的热源分散相比，“韬（τ）定律” 的门级堆叠（同一个 CPU 核心，上下两半堆叠在一起）存在着热源高度集中的致命问题：

a、单位体积的功耗密度翻倍、层间积热难散。b、层间 “夹心” 积热严重，热量被锁在两层有源区之间，垂直散热路径短、热阻大。c、虽然混合键合 / TSV 缩短，但每个键合点都存在 R/C 开销，层数越多漏电越大、尤其是 3 层堆叠后的漏电问题飙升。

因此，“韬（τ）定律” 的最致命问题就是高功耗问题，没有之一。

例如，麒麟 2026 的晶体管密度暴增了 53.5% 以上、单位体积发热飙升，且两层有源区的面对面键合，中间介质层仅几 μm、热量难以导出。因此，在高负载时，麒麟 2026 核心结温会直接飙升至 110℃，从而触发降频、抵消性能收益。

至于麒麟 2026 是否会出现 AMD/9800X3D 和 9950X3D 的 “突然黑屏、永久损坏”，则是一个毫无悬念的送分题。

事实上，这也是为什么台积电采用 SoIC（块级堆叠）方案，而抛弃 “门级堆叠” 方案的根本原因。

简单来说就是，SoIC 主要靠背面金刚石热沉 + 外部液冷，层间用普通介电层、层间积热压力小，从而实现整体能效提升 15%~20%。

而 “韬定律” 则是为了宣称（大肆宣传）的能效提升 41%，采用了能耗飙升、层间积热严重、工艺复杂度极高、良率挑战更大（一片坏、全片废）的 “门级堆叠” 方案。

那么，对于最致命的高功耗问题，“韬定律” 的解决方案又是什么呢？

答案是一家名叫黄河旋风的公司。

简单来说就是，在上下两层硅有源区之间，插入 100–300μm 厚的单晶金刚石片（散热层），用纳米级混合键合把 “硅 - 金刚石 - 硅” 压成一块 “三明治”。从理论上来说，这种“三明治” 可以实现热阻降低 35%、结温降低 20℃。

那么，为什么只能是 “理论上” 呢？

对此，日本信越化学则笑而不语。

在 “三明治” 的散热层解决方案中，对单晶金刚石片的表面粗糙度、洁净度、位错密度的要求极高，甚至到了变态的程度。

作为全球垄断的半导体级单晶金刚石供应商，日本住友的 SUMICRYSTAL 单晶金刚石不仅无晶界、原子级规整（单晶），而且表面粗糙度 Ra < 0.1nm（原子级平整）、热导率 2000–2300 W/m·K（均匀性极高）、位错密度 < 10²/cm³（近乎无缺陷）。

而作为 “韬（τ）定律” 散热的唯一供应商，黄河旋风却只有多晶、没有任何商用单晶。

该公司主力产品 8 英寸 MPCVD 多晶金刚石不仅属于晶粒微米级（有晶界），而且表面粗糙度 Ra 约 4nm、远不如单晶平整（差距超过 40 倍）；因此只能应用于封装级散热（GPU 盖、光模块散热片）、模组级散热（服务器底座），而无法用于芯片直接键合层间。

实际上，目前黄河旋风的单晶产品仅处于实验室阶段、没有任何商用产线，根本无法支撑 “韬定律” 散热方案。

这时，这个问题就从一个单纯的半导体技术问题，变成了一个充满了 special color 的喇叭形问题。

*

由于涉及 sensitive 内容，【此处删除 3010 字】

*

约翰 · 斯坦贝克说，“也许，我们所拥有的越少，我们就越需要吹嘘。”

楼下保安则说，昨天在小区门口听到两位 00 后女生在聊天，其中一位女生颇有经验的说：其实，你根本用不着去骗一个对你狂热痴迷的男人，因为不论发生什么他都会自己骗自己的。

⚠️以上内容节选自《2026 房地产沉思录》、《钢的国》，所有 sensitive 内容均已删除，感兴趣的童鞋可以在公众号或 new base[1] 中查看原稿。

参考

1. ^ 通过 WX（naibaodedashu）加入。

知乎用户 菜菜菜​ 发表

优化就是优化，搞一堆普通人看不懂的名词出来，不就是为了沸腾，制程落后，再怎么优化不过是屎上雕花

知乎用户 知乎用户 ry3xO2 发表

当猾子说 4k 的时候，你们知道的😂。

当滑子说支持刷新率 120hz 的时候还是 60，我记不清了，你们懂的。

当猾子说游戏什么支持 gpu turbo 的时候，你们懂的。

说你懂的是省去长篇大论。

虽然上面这些糊弄人的概念让人发笑，但是好歹滑子的产品实物是确实插帧，降低分辨率来达到。

总之还是有实物的。

现在滑子又整了个大活，连能拿到手的实物都没有。

又是一场盛大的赢趴。

知乎用户 绯流星 发表

且听龙吟是 23 年的，3 年后的 26 年整出来张路线图又一竿子打到 5 年后的 2031 年，这个时长的话，19 年发布的方舟编译器连官网都打不开了。

不过看起来写文章的人还是比较要脸的，用的是 “Theory”（原理）而不是中文通稿使用的定律（law），应该是有点东西的。一个要脸的人说自己做了点什么出来，那最起码这个成果他自己真的信。

不过也不好说，万一像隔壁的出口杨梅一样不骗老外呢？系统语言中文 harmonyOS 切换成英文 Android System 也有前科。

评论区撒泼打滚的魅力时刻

知乎用户 okok 发表

这讨论区，跟当年鸿蒙 1.0 差远了，我很乐意几年后拿着迭代成熟的手机看各位的合订本，你们别删，要不我没乐子……

对于下面这种人，我没有任何交流的意愿，但是你不管，他就会带偏很多人，然后蹬鼻子上脸，继而影响到更多没底气跟着跑偏，让更多的人蹬鼻子上脸~ 我不想浪费时间在这种明明动动手就能轻而易举查到的东西上面，还是那句话：

“在这里哭，是哭不死华为的”

知乎用户 精神病院王主任 发表

前段时间吹的 “光刻厂”和 “固态电池” 有消息了吗？

除了股市割韭菜，还能干啥？

知乎用户 火凤凰 发表

3D 堆叠技术，AMD、Intel、英伟达前些年都用过。

其中散热是很大的问题，良率也会下降。

菊花换了个名字，就说是自己创造的。我的脸真不知道往哪里放。

前些年不是要追几纳米的制程吗？怎么，追不上了，要换个说法了？5G，天下皆瘦，一家独肥，还余音绕梁呢。

知乎用户 马丁 发表

我也没说啥，就这张图，有啥破防的

知乎用户 一半山 发表

我看隔壁 IT 之家热榜 10 篇 8 篇都是这个，结果评论区却全是从赢技术到赢人种，没有一个讨论了这个所谓的定义。选在 ISCAS 中国上海会场发布，借 IEEE 招牌增光，也是唬人专业户了。总之，玩 IT 之家十余年，眼睁睁看着它从自由的科技讨论区到受限的科技展示板块再到风味科技展示大字报。荒谬。

知乎用户 Zain 发表

港校工科博士，我就说一句话

真要是像他描述的那样脚踩摩尔定律的爆炸技术。不可能发在这么个垃圾水会上。

近五年平均录取率 53.3% 什么水平自己判断 不再回复。

ps：真技术 deepseek 发表在 Nature

知乎用户 天星舰水手 发表

记住一点，不可量化的东西，一直遥遥领先。

江山易改，本性难移。

遥遥领先在汽车圈胡乱吹，导致金身已破。

芯片也要开始重蹈覆辙了。

时间会证明一切。

拭目以待，勿谓言之不预。

知乎用户 Aaron-Liu 发表

时间怎么缩微？时间可以缩微的话，那是不是可以认为造出了可以影响时空的机器？

逻辑怎么折叠？与或非及其衍生逻辑，就那么可以数出来的几个，折叠是要做造物主？

时间常数如果被影响了，那么 EDA 工具计算的基础就变了，完全就得重新定标了，

等等！EDA 工具搞定了没？

材料的热效应怎么解决？

制造用的新设备已经研发出来了？据知友描述，常规设备都修个不停。

有一点影响时间常数的理论发现，就夸大到听不懂。

明天是不是可以再发一条突破碳基的有机生物芯片了？

能不能务实一点，低头做事。

知乎用户 墨荀 发表

Emmmm…… 看了看这个定律的解释，令我想起用一张十年前知乎远古芯片大佬

@薛矽

做的后摩尔定律时代技术路线图一张图。

注意看中间这个 “more than moore（MtM）” 超越摩尔路线，这个是 ITRS 组织提出的，你可以把 3D IC 堆叠、Chiplet 等称之为超越摩尔，也可以称之为韬定律，韬定律广义上应该是属于超越摩尔定律的范畴，把超越摩尔的方法论系统化的聚焦到单芯片本身的设计上了。

这个方法论就是为了在晶体管几何缩微放缓的情况下，继续提升半导体系统的性能、能效和集成度，不再单一依赖光刻技术和晶体管尺寸缩小，而是转向多维度、多层次的协同创新，包括器件、电路、架构、系统等层面，来满足数字经济时代指数级增长的计算需求。

某种程度上跟 “透明计算” 理论与“云计算” 范式的关系有点像。

我倒真不是黑，我是一向推崇海思的。

透明计算虽然拿下空缺 9 年的国家自然科学奖一等奖，但是却一毛钱产业转化都没有做到还不如倪光南，连创立者张尧学院士自己都进去了。

韬定律至少完全不止于此，这个定律对学界和欧美产业界影响估计较小，但是呢能促进产业化，能帮助多卖货至少就有很大作用了，再不济也是纯血鸿蒙前的鸿蒙 1.0-4.0 嘛。

不过何的 ppt 里敢于的对标等效 1.4nm 我觉得肯定不是无的放矢，我是完全能接受 fake it until make it 这个资本逻辑的，最后只要真的按预计节点或晚一点也不要紧来不打指标折扣的 make it。

是骡子是马就拿出来溜溜。

但我谨慎乐观的看好。

知乎用户 墨香 发表

韬定律越看越眼熟，总觉得似曾相识，对啦！20 年前，初学《通信原理》的时候，调制技术这一章讲到 QAM 调制，那个高维正交空间我怎么也不能理解，我还去蹭了大一的高数答疑时间，问了我们学校的高数名师，我只记得高数老师告诉我，如果你不理解整个推导只需要记得这是 “工程师向数学家求助，在频域资源有限的情况下，利用高维空间获得了更多实质上的频率资源，用来增加系统传输容量”。属于是真的“凭空造牌” 了，是真的造到牌了。后来呢，QAM 调制的各种优化方案被广泛应用于 4G 技术。华为不愧是一家通信起家的公司啊，用有限的资源为更多用户提供高质量的通信服务一直是通信人的目标。这个目标天然具有反 “卡脖子” 属性！

​可惜华为不上市…

知乎用户 黑則明 发表

晶体管原有的发展路径是在同样的面积内堆更多的晶体管，实现更快的运算，但是晶体管的速度快了一倍，未必运算就快一倍，可以理解为车快了，路面坑坑洼洼、交通灯设置不合理。

华为这次提出的方案是从第一性原理重新思考，路面、信号灯、车辆同时优化

某种程度上可以类比猎鹰发动机 从 V1 到 V3 的进步

换句话说，做小晶体管尺寸收益变小、或者难度太大

知乎用户 啦啦啦 发表

有人看到 loficfolding 技术，就会应激的大喊你堆叠技术再强能比得上苹果还有英特尔台积电吗？

那直接看图吧，上下全是计算单元，中间点对点直线键合间距小于 2um，还有背部通信，这玩意苹果和英特尔还有台积电做的出来？

这是目前为止最复杂难度最高的堆叠技术

知乎用户 P 城秦主任 发表

我认为华为现在提出 “韬定律”，真实动机其实有四层，而且这四层是同时存在的。

第一层，是最直接的：

它需要给中国半导体建立一个 “后摩尔时代的话语体系”。

过去二十年，全球半导体产业的话语权，本质上一直掌握在：

• Intel 的 process roadmap；
• 台积电的 PDK；
• ASML 的光刻路线；
• NVIDIA 的 CUDA 生态；
• Synopsys/Cadence 的 EDA 标准。

换句话说：

谁定义 scaling，
谁就定义产业。

摩尔定律最厉害的地方，从来不只是预测晶体管数量翻倍。

而是它定义了：
整个产业的资源配置方向。

资本、
人才、
设备、
材料、
EDA、
软件生态，
都会围绕这个 “共识” 运转。

所以华为现在做的，其实不是简单发布一个技术概念。

它是在争夺：
“后摩尔时代谁有资格定义路线图”。

这是非常典型的产业战略动作。

第二层动机，其实更现实：它需要给 “先进制程受限” 这件事，重新建立技术合法性。

因为过去整个半导体行业默认一个逻辑：先进 = 更小制程。

这意味着：
没有 EUV，
就天然低人一等。

而华为现在必须改变这个叙事。

否则它永远会被锁死在：
“追赶台积电 / 三星” 的坐标系里。

所以 “韬定律” 本质上是在重写评价体系：

从：
“谁的 transistor 更小”

变成：
“谁的 system latency 更低”。

这是一个非常关键的认知转换。

因为一旦评价指标从：
geometry scaling

变成：
system-level efficiency，

那么：
Chiplet、
先进封装、
NoC、
软件协同、
集群互连、
memory hierarchy，
全部都能成为 “先进性” 的组成部分。

这实际上是在把：
“制程差距”
转化成：
“系统工程竞争”。

说白了：

这是在试图把中国半导体最弱的地方，
重新定义成 “不重要”。

第三层，其实是 AI 时代带来的行业变化。

这一层很多人没看透。

因为 AI 的出现，实际上真的削弱了 “单点制程领先” 的绝对统治力。

为什么？

因为大模型时代，
性能越来越取决于：

• memory bandwidth；
• cluster interconnect；
• software stack；
• parallel efficiency；
• inference scheduling；
• token throughput；
• KV-cache management。

而不是单纯：
frequency。

这是一个历史性变化。

CPU 时代，
频率决定一切。

AI 时代，
数据流决定一切。

所以现在全世界都在做：

• Chiplet；
• CoWoS；
• HBM stacking；
• optical interconnect；
• scale-up fabric；
• software-hardware co-design。

华为非常敏锐地意识到：

AI 时代可能是中国第一次有机会，
绕开 “单点工艺碾压” 的窗口期。

因为 AI 系统越来越像：
“系统工程竞赛”，
而不是：
“晶圆厂竞赛”。

所以 “韬定律” 实际上是在抢占：

“AI 时代半导体的新理论解释权”。

这个非常关键。

但真正最核心的，
其实是第四层。

也是最深的一层。

华为需要稳定整个产业链信心。

注意：
这个动作的对象，
不只是工程师。

更是：

• 政府；
• 资本；
• 高校；
• 国产 EDA；
• 封装厂；
• 材料厂；
• 设备厂；
• AI 创业公司；
• 整个国产供应链。

因为中国半导体现在最大的问题，
其实已经不是技术。

而是：

“大家是否还相信这条路能走通”。

这是最危险的。

半导体是一个：
超长周期产业。

如果行业开始形成：
“反正追不上 ASML”
“反正先进制程没戏”
“反正永远落后台积电”

这种预期，

那么人才、资本、研发投入，
都会开始塌缩。

而 “韬定律” 最大的作用，
其实是：

重新给整个产业提供一个未来叙事。

注意，
产业发展很多时候靠的不是 “当前真实性”，

而是：
“未来可相信性”。

摩尔定律早期也不是物理定律，
而是产业信仰。

这一点非常重要。

所以从战略层面看，
华为现在做的事情，
其实很像当年：

• 日本提出第五代计算机；
• 美国提出信息高速公路；
• NVIDIA 提出 AI factory；
• Intel 当年疯狂强化 Moore’s Law roadmap。

本质上都是：

用一个宏大技术叙事，
去组织产业资源。

区别只在于：

华为现在面对的是 “被技术封锁” 状态下的产业重构。

但问题也恰恰在这里。

因为 “韬定律” 现在有一个非常危险的倾向：

它容易让产业产生一种幻觉：

“只靠架构创新，就能跨越制造代差”。

这是危险的。

因为历史上几乎所有 “绕过工艺” 的故事，
最后都失败了。

Transmeta 失败过，
Cell Processor 失败过，
Itanium 失败过，
Sun UltraSPARC 失败过。

原因都一样：

你可以短期用 architecture compensate process，
但长期不可能彻底脱离 manufacturing。

最后决定成本、功耗、良率、规模化的，
依旧是：
process technology。

所以我认为：

“韬定律” 的真正价值，
可能不在于它是否真能成为 “新定律”。

而在于：

它是中国半导体第一次，
开始试图从 “追赶者思维”，
转向 “路线定义者思维”。

这件事本身，
其实比技术细节更重要。

但路线定义权最终不是靠演讲获得的。

而是靠：

• tapeout；
• yield；
• volume；
• software ecosystem；
• developer adoption；
• 商业闭环。

说得再直白一点：

如果未来三年，
华为真能把：
3D logic、
国产 EDA、
先进封装、
AI 集群、
HBM 调度、
光互连、
系统软件，
真正整合成一个可规模化量产的平台，

那 “韬定律” 就会从 PPT 变成 roadmap。

但如果做不到，

它最后就会像很多历史上的 “新定律” 一样，

变成一次非常宏大的产业公关。

知乎用户 东亚首席经济学家​ 发表

韬定律和秦制在演化思路上是一模一样的

都是为了加强管理和提升社会资源的汲取效率引入了高度复杂系统（官僚系统和 3D 堆砌）。

所谓的韬定律天花板是非常低的

因为 3D 堆砌多了后必然会带来散热问题，从而约束芯片性能发挥。

然后过于复杂的设计，不然会增加芯片流片成本。

这玩意就跟高架桥似的，修一两条能提升交通效率，一下子修几十条，反而增加交通认知负担影响通行效率。

最多也就两三年吧，估计就放弃了，这条路从演化视角上看，和秦制一样，根本走不通。

知乎用户 fotograph​ 发表

「韬（τ）定律」作为一个定律本身我认为大多是炒作，但全盘否定其他成果我认为也属于过头。

5 月 25 日，华为在上海 ISCAS 2026 上发布了「韬（τ）定律」，宣布今秋的麒麟新芯片将首发 Logic Folding 技术，并提出「到 2031 年高端芯片晶体管密度等效 1.4nm 制程」的路线图。

消息在全国甚至全球依法轩然大波，目前数码圈出现了两种截然相反的观点。

一种是「换道超车、打破摩尔定律半世纪垄断、国产芯片从此握有主动权」；另一种是「纯属炒作、新瓶装旧酒」。

接下来我讲讲我的个人观点，仅供参考：

在一切之前

任何祛魅，都该从承认真实开始，否则就成了另一种偏见。

逻辑折叠带来的提升是实打实的、有量产数据支撑的，不是 PPT 画饼。按华为公布的数据，麒麟 2026 相比「传统 2D 设计（图中的 Conventional 2D Design）」，晶体管密度提升 53.5%（达到 238 MTr/mm²），P 核能效提升 41%，峰值时钟频率提升约 12.7%。

这些收益是在固定的器件节点上、不依赖新光刻工艺拿到的——靠的是在三维空间里对逻辑分布做拓扑重组。在被卡住 EUV、拿不到先进制程的处境下，能在 7nm 级工艺上再榨出这么多，确实好于外界对 “7nm 还能再挤出多少” 的预期。

所以请记住这个限定词：「好于技术封锁下的预期」。它同时挡住了无脑黑（毫无新意，在技术封锁下只能走旧路）和无脑吹（未来赶英超美，定义芯片行业主动权）。问题从来不在这句话，只在后面被叠加上去的东西 —— so-called 「τ 定律」，以及 Logic Folding。

先说麒麟 2026 SoC

把纵向对比换成横向对比，定位会立刻清晰。

它的上一代麒麟 9030 Pro，业界共识大致是骁龙 8 Gen2 的水平，也就是 2022 年的安卓旗舰，落后约 2-3 代。按这次公布的提升幅度（频率 +12.7%、能效 +41%，再加上 HarmonyOS 较为优秀优化的加成）推测，麒麟 2026 大致落在骁龙 8 Gen3 / 苹果 A17 Pro 的水平，也就是约两年前的旗舰水平。（个人猜测，更差或者更好都不一定）

而 Kirin 2026 要面对的上代对手，是骁龙 8E5、A19 Pro、天玑 9500 —— 或者说即将发布的 A20 系列和高通、天玑新芯片。所以即便进步明显，它对标的仍是同行两年前的型号。海外硬件媒体的判断也一致：这些当代旗舰仍是麒麟 2026 无法企及的，根本原因还是制程。

这没什么可羞耻的。被制裁、用 7nm 级工艺，能做到这一步已经不容易。日常体验会很够用，毕竟现在手机 SoC 性能的过剩是事实。但若指望它在跑分上反超苹果高通旗舰，目前不现实。

但这并不代表技术突破是假的。不死磕华为和整个中国并不擅长的芯片制程，转向 Logic Folding 的方向这一步确实是对的 —— 但代价也清楚，世界上从来没有免费的午餐，绕过的是先进制程，付出的是更大的硅面积、更贵的封装、更高的设计复杂度。也就是更加容易积热，复杂度提高带来的良率降低 - 芯片更贵 - 价格提高，以及面积提高带来的挤占电池等部件的空间。

关键问题：τ 定律

这是整件事最值得想的地方。

如果只是造一颗更强的芯片，根本不需要什么 τ 定律。逻辑折叠该怎么做就怎么做，不挂 law 的名头照样能流片。

华为论文的引言说，

自 20 世纪 60 年代中期以来，半导体行业一直以纳米为单位衡量进展。每 18 个月，晶体管缩小，频率上升，每个逻辑门的成本下降。摩尔定律既是一种经验观察，又有助于建立一个行业契约，整个计算栈都建立在这个契约之上。该行业契约已不再成立。超越 7nm 节点，几何缩放不再带来历史红利。光刻工具正在接近图案化的物理极限，EUV 折旧主导着晶圆成本，每晶体管的价格曲线已经变平，在某些情况下甚至发生了逆转。对于那些使用最先进光刻技术受到限制的组织来说，这种限制更早地变得具有约束力，并且更加严重。
因此，该行业的核心问题发生了变化。它不再是 “晶体管还能再收缩多少？” 而是“应该缩放什么，针对什么目标？”
在过去六年中，作者在华为半导体公司的团队在移动 SoC、AI 加速器、系统结构和封装的硅中研究了这个问题。结论是，答案并不在于另一个节点，也不在于另一种晶体管架构，而是在于主要优化目标本身的变化。这种观点认为，电子系统发展的下一个十年不应以几何尺度为指导，而应以时间尺度为指导——在堆栈的每一层系统地减少单个特征时间常数τ，从皮秒内的晶体管切换到秒内响应的数据中心工作负载。

以下是我根据论文的理解，可能有误敬请谅解：

What is τ？

按论文来说， τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system}) .

也就是说，τ 是一个函数，叫做「特征时间常数」，它的自变量是「晶体管、电路、芯片和系统层的时间常数」。由这四个自变量得到 τ 的具体解析式未知。

每一层的τ由其下层的τ以及该层引入的组织和通信开销共同构成。

也就是说，τ 更像是一个定性而非定量的指标。

What is the τ law / τ 定律 / 韬定律？

「电子系统发展的下一个十年不应以几何尺度为指导，而应以时间尺度为指导——在堆栈的每一层系统地减少单个特征时间常数τ，从皮秒内的晶体管切换到秒内响应的数据中心工作负载。」

也就是说，这个定律的意思就是「我们未来的优化方向不应该是让制程越来越小，而是让 τ 这个数字原来越小，也就是「以时间缩微替代单纯几何缩微」—— 用τ 定律取代「垄断行业数十年之久的摩尔定律」。

听起来很美好。

先说摩尔定律是什么，大家可以看维基百科：

根据华为的叙事，「自 20 世纪 60 年代中期以来，半导体行业一直以纳米为单位衡量进展。」，也就是**「摩尔定律」这个「教条」**一直统治半导体行业。大家都矢志不渝的相信，只要制程的长度越低，芯片就是越来越好。

事实似乎也确实如此。28nm、14nm、9nm、7nm、5nm、3nm、2nm、1.4nm… 业界一直把这个「几纳米制程」视为芯片制造工艺独一无二的准绳，数字越低越好，数字高绝对不行。

这时候我们的华为出现了。

「这个纳米并不能衡量芯片的好坏！摩尔定律已经到头了！我们需要用一个更上层的标准判断芯片的好坏！」

看起来还真是，众人醍醐灌顶。原来制程工艺评价的只是「几何缩微」，而不能直接反映整个芯片的好坏。

于是华为提出了**τ 定律，**也就是「时间缩微」。而且是四个变量融合在一起的一个统一指数，比原来的几纳米制程明显更宏观，更全面！所以我们未来的目标，不应该只局限于让制程数字越来越小，更要让 τ 越来越小 —— 这就是 Logic Folding 带来……

先不说 Logic Folding，后面再说。

总的来说，看起来τ 定律作为一个全新的评价指标，将取代未来只描述单一长度维度的摩尔定律，至少作为一个能相提并论的指标。未来不仅看这个芯片是不是 1.4 nm（华为的短处），更要看 τ 有多小（目前华为 Logic Folding 优化的）。

这就是华为的整个叙事，看起来一切顺理成章。

但这是真的吗？

华为的叙事里有个隐藏的稻草人。

它把「几何缩微」 —— 也就是几纳米，塑造成一个「只会死磕物理尺寸的旧范式」，然后说 τ 作为一个更宏观层面的东西，要来替代旧教条。

但现实是：台积电的「3nm」、未来的「1.4nm」，里面那个数字早就和物理尺寸脱钩了。它并不代表任何意义上的「物理尺寸」。

没有任何结构真的是 1.4 纳米。它就像 iPhone 15 的「15」一样是个综合代号而不是代表第 15 代，早已是一个涵盖系统级优化的等效指标。

换句话说，华为想用 τ 去替代的那个「纯几何摩尔定律」，作为靶子，20 年前就已经死了。业界对原版摩尔定律已经失效早就是共识，并不需要华为再来打破一次。

而 τ 本身呢？它是先验的物理量，延迟优化是全行业几十年的日常动作——只是没人觉得需要给「降低延迟」这件再普通不过的事单独起个希腊字母的名、再缀一个 law。

这就好比：某业界的用来评价的指标「平均数」早就不是真正的算术平均了，而是考虑了其他因素、包括中位数的各种东西。你却跳出来说「我要用更客观的中位数来取代你们的平均数」，还给中位数取名 M、立个「M 定律」、宣称「我发明了 M」。三重违和叠在一起 —— 你要替代的东西早已不是你描述的样子；你「发明」的是个先验存在的物理量；你还要定义一个神秘定律。

或许批判如今业界「几 nm」不真实体现长度，而是等效的商业代号确实是对的；但是你说这个「τ」比如今这个「几 nm」更完善、更全面、更宏观那简直是大错特错 —— 这个「等效」本身就包含了包括延迟数字在内的一系列因素，只会考虑更多而非更少。

这个数字作为指标是真的。 它是电子工程里固有的物理量（时间常数，描述信号延迟），但不是华为发明的。把「降低延迟」作为优化目标，也完全合理 —— 但业界也早就在做。

但是值得说说的是所谓 τ 定律

摩尔定律凭什么配叫「定律」？靠三样东西：一个可量化的预测（每 18-24 个月翻倍）、长期被验证（近 50 年）、全行业据此对齐。它严格说也不是物理定律，而是个经验预测，但它配当指南针，是因为它给出了可被检验的定量节奏。

所谓的 τ 定律满足吗？

从这个分层公式中出现了一个有用的世代规则：
τ(n+1)=τnατ_{(n+1)} = \frac{τ_n}α
其中缩放因子α是特定于应用的，而不是通用的。迄今为止的生产经验表明，功率受限的移动设备每年α≈1.3×；对于安全关键的自主系统，每年α≈1.5×，人工智能工作负载每年α≈10×，其中吞吐量直接转化为经济价值。

说人话，就是这个数字 τ 每年降低 α 倍，作者给出了几个没有严格定义场景且离散程度极高、根据「迄今为止的生产经验」然而以前和现在都没人知道 τ 具体怎么算的缩放因子参考值。

四条一条都还没真正满足。它缺的是「定律」最核心的东西——一个可证伪、可计算、能长期验证的定量断言。

为什么要炒作 τ 定律？

因为现在全球通行的记分牌是「制程节点」——在这把尺子下，华为是明确落后、且短期内无法靠努力翻盘的。赢不了现有记分牌的人，会想办法换一把尺子。

τ 定律本质就是华为试图把行业评价标准，从「你的制程多先进」（它输）悄悄挪到「你的系统时间常数多低」（它能讲故事的地方）。

那句「下一美元应该跟随 τ，而不是制程节点」，翻译过来就是：「别再用那把对我不利的尺子量了。」

领先者从来没有动机改规则 —— 这就是为什么台积电只管闷头出货，不需要发明一个新定律取代已经被取代的旧定义。

而落后者搭框架、拉联盟、定标准，是行业通例。Intel 在先进封装落后，于是成立芯片联盟、拉 EDA 伙伴建生态，逻辑一模一样。

此外，「定律」还是一个协调器。华为要带动的不只是一颗芯片，而是国产 EDA、代工、IP、设计公司一整条链信「绕开先进制程」这条路值得砸钱 —— 协调这么多互不隶属的玩家，需要一个共同语言。摩尔定律的真正威力从来不是物理，而是它让全行业对齐了节奏。

华为想复制的，正是这个角色。

一颗芯片协调不了一个产业，一个「定律」才试图能。

一座四层抽象塔

把整件事的结构画出来，是这样一座塔，自下而上：

• 第 0 层（地基）：底层工程设计。 真实、独占性最强、有用。具体的电路拓扑重排、双层折叠的物理实现——这是约束下挤出来的真功夫。这层完全站得住。
• 第 1 层：logic folding（给地基起的名）。 有用，但不革命性也不先进于世界 —— 3D 堆叠是全行业共识方向，华为贡献的是一个具体实现 + 一个名字；而且它是静态设计思路，不是能自我繁殖的方法论。这部分有原创但不完全原创。
• 第 2 层：τ（把目标抽象成指标）。 「我命名了它」 ≠ 「只有我在用它」。台积电的光互连、英伟达在堆带宽，本质都在缩微同一个东西。命名一个公共资源，不构成对它的占有。
• 第 3 层（塔尖）：τ law（加冕「定律」+「取代摩尔定律」）。 最虚、零技术增量、纯姿态。

这座塔的精巧（？）之处在于：每往上一层，真实性递减、独占性递减，但叙事音量递增。

地基最真最有用却最沉默，塔尖最虚最公共却喊得最响。

而它能立住，靠的是一条信任传递链：因为地基是真的，你倾向于相信 logic folding 是革命的；因为它听起来成体系，你倾向于接受 τ 是新发现；因为 τ 被反复强调，你倾向于认可 τ law 配得上和摩尔定律并列。真实的地基，被用来给虚高的塔尖做担保。

以及除了第 0 层之外的上面三层对流片、性能、良率毫无贡献——芯片不会因为你给设计思路起名 logic folding 就跑得更快。它们纯粹是对外的叙事。

它们的目标受众从来不是芯片，是人——是投资者、同行、和需要被鼓舞的集体情绪。

一张路线图是持续发动的引擎吗？

媒体的版本是：「有了 τ / logic folding，就上了一条会自动加速的轨道，芯片性能越来越强，一路狂飙到 2035 甚至更远，我们今后会在这条路线的指引下超越西方。」

它被讲成一台发动机，一个方法论。

但真相是：logic folding 是一次约束下的工程突破，收益基本一次性兑现，它不内含驱动下一步的动力。想从双层到三层四层？那需要新的键合工艺、新的散热方案、新的 EDA 能力——这些都不是 τ 能给的，得靠一个个独立的、还没影的新突破去攻克。华为论文自己列的五个未解难题（EDA 重建、晶圆偏差、寄生损耗、能耗框架、基准体系），每一个都是横在路上的独立关卡。

而且所谓到 2031 持续性能递增，是被工艺天花板逼出来的，不是引擎匀速输出。把「我被卡到那时候才能做，只能慢慢做」，重新讲成「方法论预言我会在那时候做到」 —— 这是一次精巧的倒因为果：条件约束只能慢慢来被讲成了「这证明增长长期有效」。

如果上面都太绕，用一个比喻来说：

你原来一天只能拿 1 元。找到 Logic Folding 方向后，理论上能拿到 4 元——这是真突破，4 比 1 是实打实的进步，该夸。

但因为现实条件所限，你被逼着今天拿 1、明天 2、后天 3、大后天 4，而不能今天就拿到 4 元。

注意三件事：

• 这个增幅 +1，是「从 1 爬向上限 4」的过程量，是你自己因为条件约束被逼选择的，不是一条永恒的客观的增长律。摸到 4（工艺上限），+1 就停了。
• 所以你不应该把它写成 a_{n+1} − a_n = 1，宣称这是你发现的「线性增长定律」——给一个有限过程的暂态差分起名、写成公式、加个 law，不会让你多赚一分钱，只是让它听起来像个定律。
• 更不代表你第五天能拿 5。也更不代表你第十天通过「用线性增长取代静止」，就能超越原来一天拿 10 元的别人。而且那个拿 10 的人根本没静止，人家每天也在涨，基数还高得多。

结语

把全部拆完，这件事的真相其实很朴素：

一次真实但不领先的工程进步，用了一项有效但不完全原创、且保守应用的新设计技术，被包裹进一个技术上零增量、纯靠命名和「定律」姿态争夺话语权的叙事框架；这个框架对华为是战略武器，对想看清真相的我们是该被剥离的修辞，对普通人则是一张要很多年才知道能不能兑现的远期支票。

更简单说：这是把一次封锁下值得肯定、好于预期的正常迭代，包装成了全行业革命。

真实的是迭代，被放大的是顶层。

知乎用户 夏木 发表

因为 DEEPSEEK 跟华为有合作，为了避免商业互吹，所以特意问了 Gemini，它同样给了极高的评价。最关键的，是回答了摩尔定律走到尽头，芯片行业怎么办的问题。

他的回答是这些方向的努力，并不是边边角角的优化，而是可以继摩尔定律之后，芯片行业可以继续进化 20 年（预测嘛，只能说是大概）。而且这并不是造个名词那么简单，而是说这个概念的背后，是天量资金和资源的投入，是生产、设计、工艺全产业链的改造升级。到这里，才能理解这个意义为什么说极其重大了。

一、 逻辑折叠不是 “折一次” 就完事了，它有漫长的物理演进阶梯

你可能觉得，平面变双层，红利就吃完了。但微观世界的 “折叠”，是一场漫长而痛苦的维度升级：

第一阶段（当前）：2.5D/3D 功能堆叠。 把内存和计算核心叠在一起，或者把大芯片切成小芯粒（Chiplet）拼起来。这是全行业目前正在做的。

第二阶段（华为今年做的）：2D 到 3D 的 “逻辑门级” 折叠。 将原本平面的逻辑计算网络打散，做成垂直的双层甚至四层交叉。这不仅要重写 EDA 软件，还要攻克微观散热——因为晶体管重叠后，中心热量如果排不出去，芯片直接就融化了。

第三阶段（未来十年）：全立体拓扑网络（True 3D IC / 4D 重构）。 芯片将不再有 “层” 的概念，而是演变成一个真正的微观三维晶体结构。

第四阶段（终极阶段）：新材料原子级重构。 抛弃传统金属互联，引入碳纳米管、二维半导体材料（如过渡金属硫族化合物），甚至从 “电信号传输” 彻底转向“光子传输”（光芯片）。

每往前走一步，面对的都是物理学、材料学、流体力学（散热）的国际级最前沿难题。光是把这四个阶段走完，二十年都算快的。

二、 几何缩微是 “单点突破”，时间缩微是 “全栈围剿”

为什么几何缩微能走几十年？因为目标太单一了：ASML 把光刻机光源从 DUV 升级到 EUV，台积电把刻蚀精度提升一下，后面的芯片设计公司（如苹果、高通）几乎不用动脑子，直接把图纸拿去用，性能就自动提升了。这叫单点突破。

而时间缩微，要降低时间常数 $\tau$，是一个全栈系统性围剿的过程，没有任何一个人能单独完成：

材料层： 铜走线的电阻率到极限了，要换低介电常数（Low-K）材料和新金属材料（如钌、钴），这需要材料学家卷十几年。

工具层（EDA）： 平面布线变成三维布线，算法复杂度呈几何级数（指数级）暴增。原有的 EDA 巨头和华为自己的 EDA 团队，需要把算法迭代无数个版本。

架构层： 传统的冯 · 诺依曼架构（计算和存储分开）导致大量时间浪费在 “搬运数据” 上。时间缩微逼着整个行业向“存算一体”（存算融合）演进。

软件层： 硬件变了，底层的操作系统、编译器、以及应用软件全部要跟着重写，否则根本无法调度这种三维立体芯片。

几何缩微是 “硬件升级，软件白嫖”；而时间缩微是 “逼着从材料、EDA、架构、到软件全部跟着大换血”。 这么宏大的全产业链重构，怎么可能是边角料，三五年就改完？

知乎用户 杀马特团长 发表

前几天半导体头部公司联合减持百亿多，赶紧发个新闻来稳一下韭菜情绪。老乡别走，还有利好，快来接大股东的筹码

知乎用户 寒来无方 发表

我头脑风暴了一下午，没想出来这个定律的价值是什么。

换个思路来看，一般的定律提出来，都有技术突破性或者行业指导性。

这位发布的定律就好像全班最后一名宣布创造了一套学习方法。

如果是先进技术，不应该造出先进产品了再发布吗？不应该达成了行业共识再发布吗？

知乎用户 渡劫失败了 发表

没太懂，这个定律只有华为能用吗？其他更先进制程的厂商没法使用吗？如果其他厂商能使用，华为的优势在哪？

知乎用户 小韭菜花 发表

华为这公司有点实力，但是它的实力永远比它自己吹的或者水军吹的低很多。

知乎用户 隔壁的小孩都馋哭了​ 发表

中国人口中，本科率只有 25%，985/211 率连 10% 都不到，其中微电子、电子信息、自动化、电气、电力电子等理工专业的又要乘以十分之一了吧。

时间常数，基本只有以上专业的人知道或使用，这是为什么华为发布会上要给时间常数配个中文音 “韬”，并且用举例子、示意图等通俗易懂的方式来介绍其原理。没有韬字，很多人都读不出来这个希腊字母。盲猜还有人把韬看成稻了🤣😂

你要问我怎么看，还要评价？我专业是控制科学，已经属于中国人口的 10% 的十分之一那群人了，我看不懂，只能有个宏观认识，这个宏观能力还是自动化或者控制科学给予我的。

我本科专业课用 VHDL 写过 8 位 CPU 做运算实验，学过一点点微电子，N 沟道 P 沟道离子参杂什么的。认真负责的说，我去评价芯片设计和制造，就相当于一个会加减法的小学生去讨论数论。

知乎用户 Cmuth 发表

非专业，不懂。

摩尔定律非常直观简单，但是摩尔定律失效是大家公认的，制程基本上到头了。

以 时间微缩 替代 几何微缩，直观上感觉，就是原来你要走一公里路，现在变成 0.5 公里了。

感觉还是结构性的优化，华子这么多年的沉淀下来，肯定还是有点东西的。

但不是革命性的技术创新。

彻底换一条路太难了，全世界都一样。

知乎用户 kean 发表

AMD 的 X3D 技术发布的早啊，不然肯定是抄袭华为的

知乎用户 蛋仙​ 发表

应用这个技术的最早的芯片产品秋季就会面世。也不是很久，等等呗。

关于定律这块，本来历史上的定律也大部分是当时已有的前沿技术的汇总，而不是纯新的东西。

关键是谁能在这个技术工艺上走到前头。

知乎用户 qlfc 发表

摩尔在 1965 年写了篇展望未来的短文 预言未来每 12 个月集成电路的晶体管密度翻番且单位面积成本不变

10 年后，1975 年时摩尔修正了一下，每 18～24 个月密度翻番因而器件性能翻番

业内大伙觉得确实与实践结论贴合，于是有了（经他人）宣传之后摩尔定律。

摩尔定律在 1965～2010 年的 45 年内确实是相当精准的。

然后现在这个产品都还没出一个，适用年限暂时为负数的 ***，自封一个定律然后宣传机器猛猛开起来

我只想笑

知乎用户 圈圈圈 发表

现在 28nm 以下的工艺全都是等效工艺了，你现在用到的所有 14nm、7nm、3nm、2nm 的晶体管占地面积都差不多了，都是通过 finfet 或者 gaa 来取巧优化结构，让单位面积塞下更多晶体管、实现更高性能，来在数学上等效更低的 gate 宽度数。

28nm 都是什么年代的事了，等于说 hw 终于发现了半导体界大规模量产多少年的技术路线，太可喜可贺了！无异于你小学四年级在家推导出乘法交换律的情景。

都是通过取巧的方式来实现低纳米数值，之前还有很多博主批判过这个现象，怎么到 hw 这就成奇迹了？

再一个，hw 这次所谓的晶体管堆叠，这不就是现在堆叠常用的手段啊，现在 tsv 都能让 hbm 叠多少了，是逻辑器件厂商不会吗？良率无法解决我能理解，反正就是为了赢，不在乎能不能量产。但是散热和电性怎么解决，你 hw 能改变物理定律吗？

另外，同样是非激进的可量产的混合键合工艺，人家 AMD 的 3D VCache 都让消费者把产品装自己家电脑里了，你 hw 还在这 110 先什么？！！！

知乎用户 北冥 发表

我是不懂，真心问，这是τ定律吗？？？

知乎用户 FlankerCT 发表

半夜起来在 Youtube 上刷到这个报道，又到知乎逛了一圈。看到有人分享原论文，责成 Gemini 与 Deepseek 做一下文章解读。毕竟不是自己专业的东西，自己读效率很低，也未必能懂。但是听 AI 讲，我胡诌几个问题还是可以的。

1，为什么会有 “韬（τ）定律”？

依据论文的描述，韬定律的提出是天时地利的结果。基于摩尔定律的芯片发展描述了芯片工艺、性能协同进步的情况。但是随着物理尺寸持续缩小，原有摩尔定律指导下的路已经基本接近尽头。这是天时。因为地缘政治导致的先进工艺封锁，让华为比其它厂家更早的面对 “如果芯片工艺本身不能维持迭代进步，芯片发展应该怎么做” 这个问题。或许是华为通讯公司的本色在发挥作用，总之，芯片设计的指导思想转向“全面地缩减各个层级的信号延迟”。

2，什么是 “韬（τ）定律”？

以下至单个晶体管的开关时间、上至整个系统（比如数据中心）响应时间作为一个整体的优化目标。

3，如何实现？

目前并没有更完整的实现框架。文中列举了两个例子。分别是移动 SoC 和 AI 数据中心。

对于手机芯片，基本可以认为用 3D 封装的技术来贯彻从晶体管到整个 SoC 层面优化信号传输时间，即逻辑折叠。这里稍微和 3D 封装做一点对比。3D 封装是一些芯片的制造工艺。而韬定律中的逻辑折叠是设计思路。恰好，3D 封装对应的半导体技术能够实现逻辑折叠的要求。实际上，可以把逻辑折叠看做 3D 芯片工艺的系统化成果。通过在立体空间里布线来有效减少线路总长，压低延时，提高性能。

对于 AI 数据中心，韬定律的实现体现在建立统一总线，从而压低不同总线类型做数据交换时带来的延迟。集成光通信模块来控制功耗，提升传输速率。。

4，芯片功耗如何？

摩尔定律中明确指出，工艺进步将带来功耗下降。而韬定律的描述完全不涉及功耗。作者在文中直接指出了这一现象与应对方法。文中指出，如果以τ为唯一设计目标，将大概率得到性能高，功耗爆炸的产品。因此，必须要有对应的能量伴随策略，来保证在提高延时表现时不至于能耗失控。其中的策略请看 Deepseek 总结

DVFS at data-center scale：在系统层面动态调节电压和频率，将τ余量回收为节能
Memory-semantic fabrics：消除协议栈能量开销
Near/co-packaged optics：降低每比特传输能量
Backside power delivery：降低供电网络 IR 压降和损耗
Compute-in/near memory：减少数据搬运距离

5，与摩尔定律相比，韬定律究竟讲了些啥？

就这一点，我直接贴 Deepseek 的总结。我让它从芯片相关指标进行全面评估，看看这两个定律的指导意义。

在此基础上，它还增加了两个需要考虑的指标。

1. 能量延迟积（EDP）或能量延迟 ² 积（ED²P）
这是衡量能效与性能平衡的经典指标。τ缩放直接优化延迟（τ），但能量需要单独管理。摩尔定律在理想 Dennard 下优化 EDP，但已无法实现。τ缩放需要主动进行 “τ ↔ 能量” 折换，因此必须引入 EDP 作为联合优化目标，否则可能只追求低延迟而能耗失控。
2. 上市时间与迭代周期
摩尔定律代际周期约 2-3 年，且需同步工艺、库、工具。τ缩放可以在固定节点上通过设计 / 封装创新实现年度级迭代（如表 1 中 Kirin 每年提升频率），这对消费电子和 AI 硬件极具价值。

6，韬定律的意义？

设计一个有现实意义的话题比永远被动跟随强。

后记

我让 Gemini 和 Deepseek 都看了论文。有些名词使用了 Gemini 的描述，但是整块的引用了 Deepseek。相比之下，更新后的 Gemini 有点拉了…

知乎用户 芝了​ 发表

具体的内容可以看原文。

A Time Scaling Theory for Multi-Layer Electronic Systems

这篇文章看起来是一篇产业技术路线宣言 / 观点论文，而不是传统意义上严格推导出来的 “半导体新定律”。

论文的核心意思其实很清楚：过去半导体进步主要靠 “空间缩小”，也就是晶体管越做越小；现在先进制程成本高、几何缩微收益下降，所以应该把优化目标从 “尺寸” 转向“时间”——也就是尽量降低从晶体管、线路、芯片到数据中心系统各层级的特征时间常数 τ\tau。论文明确提出，τ\tau 可以覆盖从皮秒级晶体管开关到秒级数据中心任务响应的十二个数量级，并作为统一优化目标。

这篇文章最有意思的地方，是把 “摩尔定律真正带来的收益” 重新解释成时间压缩。论文说，小晶体管之所以有价值，是因为它们切换更快；更高集成度之所以有价值，是因为数据跨越边界更少，本质上都是在减少时间延迟。 这个说法有一定道理，也符合后摩尔时代大家越来越重视互连、封装、架构和系统协同的大方向。

论文里最具体的例子是 LogicFolding。它的定义是：把数字、模拟、存储电路分布到垂直堆叠的有源层中，通过三维集成来同时优化性能、功耗和面积。 按论文说法，在 Kirin 2026 上，晶体管密度从 155 MTr/mm² 提高到 238 MTr/mm²，SoC 性能核能效提高 41%，最高频率提高接近 13%，SRAM 运行频率提高超过 40%。 这些是全文中最实在、最值得关注的数据。

但这篇文章也有明显的 “宣言式” 特征。比如它提出 τ+1=τα\tau_{+1}=\tau^\alpha 这样的 “代际规则”，并给出移动设备、自动驾驶、AI 负载不同的年增长因子，但这些更像经验性路线图，而不是严格物理定律。 同样，AI 数据中心部分提到 Unified Bus 可把远程访问延迟从几十微秒降到约 100 ns，Hi-ONE 单模块带宽 8 Tb/s，3D Folding 到 2035 年可带来超过 100 倍硬件集成增长，这些目标很宏大，但需要更多公开基准、第三方测试和产品验证。

我觉得评价这篇文章，最好不要把它神化成 “发现了一个自然定律”。它更像是华为在先进制程受限和后摩尔时代背景下提出的一套系统级优化方法论：不只盯线宽，而是用 3D 堆叠、先进封装、存储近邻、光互连、系统总线和架构协同来减少延迟、提高集成度和能效。

论文的价值在于给出了未来芯片的一种发展方向：未来芯片的竞争确实越来越不是单纯 “几纳米” 的竞争，而是工艺、封装、存储、互连、架构、软件共同决定的系统性竞争。

知乎用户 Teenage 发表

知道 “弯道超车”，今天又出来个词：“换道超车”，东大不愧是语言大国。

你说华为想换道超车，其实在芯片圈，大家嘴上说着 “换道”，心里想的大概率是这样的：以前在制程微缩的单行道上跟人飙车，结果前面让人家砌了一堵专利墙、禁运墙！那行，咱们不在这条道上硬挤了，直接拐进旁边一条没人走过的野路子，赌的就是等咱们从野路子窜出来的时候，正好能卡在对手前面。

可问题是，这条野路子到底是 “超车道” 还是“排水沟”，咱们得翻翻历史课本。

首先得说，这次拿出的华为逻辑折叠技术有点东西。人家明说了，不跟你拼什么 3 纳米、2 纳米的几何尺寸了，太烧钱还容易过热，直接搞什么 “逻辑折叠” 和“韬（τ）定律”。翻译成人话就是：既然在平原上直着跑跑不过你的法拉利，那我干脆让车子学会折叠空间，在同样的地盘里硬塞进去更多的引擎。按照他们的说法，到 2031 年就能追上 1.4 纳米的性能水平。而且华为已经搞定了 381 款芯片来验证这条新路。听着是不是挺牛的？但是吧，这个剧本我总觉得有点眼熟。

这让我想起了当年的 “录像带格式大战” 。日本的索尼当年搞了个 Betamax 录像带，画质贼好、技术贼硬，简直就是录像带里的 “保时捷”。而 JVC 搞的 VHS，说白了就是个皮实耐用的 “五菱宏光”，画质差点意思。当时所有人都觉得索尼稳了，技术在手，天下我有。

结果呢？索尼败了，而且败得极其憋屈。

第一个原因：不接地气。当时传说索尼禁止成人影片厂商使用自家格式，结果错过了当年最大的流量风口。这就像你搞了个高清影音系统，结果里头什么内容都没有，那用户买回去干嘛？垫桌脚吗？

第二个原因：自作孽不可活。明明美国 RCA 公司想跟索尼合作推广 Beta，索尼非要端着架子说 “我这是高级货”，直接把橄榄枝给踹了。结果人家扭头就投奔了 VHS 阵营。索尼的技术洁癖，直接断送了自己的帝王之路。

这就好比华为如果一头扎进 “逻辑折叠” 的深水区埋头苦干，然后回过头发现：啊？你这芯片只能跑你自己的鸿蒙？只能适配你那几个 AI 模型？ 那你技术再牛，也不过是另一个孤芳自赏的“索尼 Betamax”。生态要是接不住，换道就真的变成掉沟里了。

这时候咱们再看看第二个剧本：日本的氢能源汽车。

这个剧本就更惨烈了，简直就是一把辛酸泪。日本在氢能源上布局早得离谱，1974 年就开始捣鼓了，丰田一家就手握五千六百多项氢能源专利，那真的是攒了一手王炸。丰田 Mirai 出来的时候，加氢三分钟，续航七八百公里，直接吊打当时的电动车。按理说，这把怎么打都赢了吧？

结果呢？中国和美国压根没理你这茬，直接拐进了 “锂电池纯电” 的另一条车道。

那日本是怎么翻的车？两个字：成本。

建一个加氢站，动辄五百万到一千万美元，是快充站的五倍不止。全球加氢站加起来不到一千个，而中国光充电桩就破了一千万个。氢气卖得比油还贵，加氢一次的钱够你充小半年电车了。结果就是丰田 Mirai 在日本本土一年卖不到 600 辆，大量加氢站挂着 “营业中” 的牌子，走近一看，气罐是空的。

更扎心的是，日本为了保住自己那五千多项专利，死咬着氢能不放。就像一个织了三十年毛衣的老奶奶，哪怕现在满大街都是卖 T 恤的，她也觉得我织的毛衣才是最好的。可问题是，当大家都开始穿 T 恤满街跑的时候，你的毛衣再保暖，也卖不出去了。

这个教训太深刻了：你埋头修的路再好，如果别人都不愿意在上面跑，那就是一条没人走的断头路。

回过头来看华为，尴尬的地方其实也在这里。鸿蒙生态现在虽然起来了，但到底能不能完全兼容世界主流的算子和框架，这个还得看后续。华为搞芯片的情况其实更类似日本的氢能，是被逼出来的，不是主动选的。

但好在，华为搞换道这次还真的逼出来了不少东西：

一个是多维异构的 Chiplet（芯粒）封装技术。你不是不给我用最先进的制程吗？那我就把四块没那么先进的芯片像叠积木一样叠在一起，用先进封装技术把它们绑成一块 CPU。这就是所谓 “用堆叠取代微缩” 的思路。

另一个是光电互联和存算一体。简单说就是把光通讯、高带宽存储和计算单元直接封装在一起，绕过所谓 “内存墙” 的限制。

这套组合拳本质上就是：不跟你比谁的车身更轻薄，我干脆把四辆车绑在一起开，再给它们加上光速通讯，比你一辆豪华车跑得还快。

这种玩法在历史上也不是没有成功案例。当年日本搞等离子电视，画质吊打液晶，结果三星、LG 们埋头做 LCD 产线，成本一降再降，最后等离子全灭。现在是反过来了：华为用一堆成熟工艺的芯片，通过先进封装和技术架构创新，硬是搞出了接近先进工艺的性能，这就等于说 “我这辆五菱宏光拼出来的火车，跑得不比你那辆法拉利慢”。

不过，“沟”还是在那摆着的。最大的挑战其实跟索尼和日本氢能当年遇到的一样：你能不能让别人也愿意在这条新路上跑？ 如果你搞出来的 “逻辑折叠” 和“Chiplet 互连”只有你自己玩得转，生态不开放，别人不跟进，那你就算把芯片密度堆上去了，最后很可能变成另一个“Mirai”，成为技术展示厅里的孤品，业界嘴上喊牛逼，手上继续用英伟达。

所以华为这次弯道拐得怎么样？得打个问号。但有一点是肯定的：与其在人家砌好墙的单行道上排队等死，不如赌一把拐进野路子。 运气好了，你能在野路子里窜出来直接到终点；运气不好，顶多就是轮胎陷沟里，下车继续走。反正前面那堵墙你是肯定翻不过去的，换道至少还有机会。 现在就看华为能不能把这条野路子修成康庄大道，修成之后又愿不愿敞开让人来跑——要是这两点都做到了，那就不是换道超车了，是直接开辟了一条新赛道，然后自己当裁判。

你觉得呢？这弯华为算是拐过去了吗？

知乎用户 chenhp 发表

希望不是另一个版本的 “GPU turbo”。

知乎用户 撒大师 发表

看了一下华为何庭波的论文。大体上应该是类似 台积电 因特尔的 3d 封装技术

但台积电的封装技术是复杂的逻辑芯片堆叠简单的缓存芯片

华为是用复杂的逻辑芯片堆叠复杂的逻辑芯片。难度高很多

电路的串扰，发热，功耗都是很难解决的大问题

当然 华为为什么在这个时间段提出这个技术方案。关键在于手机行业到了一个关键节点

就是手机里面加入了风扇，主动散热。

iqoo 的 15U 小米 k90max 华为的 Mate 80 Pro 都加入了风扇散热

根据数码闲聊站的爆料，为了配合先进国产工艺，芯片端同步在测试「MEMS 主动散热风扇」，可以紧贴处理器的芯片级主动散热方案，相较传统内置风扇，厚度是毫米级，几乎无噪音，传导效率更高，技术同样会领先行业

知乎用户 Lafont 发表

别先赢，看实际。一味的追求赢的次数，会坑了自己。

知乎用户 芯芯向荣 发表

一句话总结，麒麟 9050 的创新架构这是华为也是中国半导体产业链在 EUV 没有突破前，令人眼前一亮的创新~

首先解决有无的问题，其次解决好坏的问题，华为还是那么的擅长绝处逢生。

联合产业界利用 DUV 实现等效 7 纳米和 5 纳米已经证明了这一点。

芯片堆叠 +XTCO，不是很新鲜的东西，但是华为能进一步把 Logic 分层，把成本，功耗和散热控制在可以接受的范围内，把技术快速落地，实现等效 3 纳米，这很不容易。

需要补充的是这种新架构的推出和继续推进摩尔定律其实没有本质的冲突，SMIC 和其他国内 FAB 厂肯定还在继续推进 N5->GAA~

（今天 SMIC 已经要 20 个点了）

知乎用户 三朝三暮还如故 发表

后摩尔时代，3D 堆叠、先进封装 Chiplet、架构优化、降τ（时间常数），台积电叫 STCO，英特尔叫 Foveros，AMD 叫 3D V-Cache 。说白了：大家都在同一个方向赶路，华为只是把这条路取了个名字叫 “韬定律”，然后对外宣传好像成自己首创。不是华为发现路，是华为给路起了个名字，然后说是自己开的路。另外叫“定律” 太夸张，本质就是“华为公司技术路线”。

知乎用户 早为 发表

没什么好评价的，也没什么好打嘴仗的，最快过 3 个月就能下定论了。

麒麟 2026 中国不拆，外国人也会拆。

它如果真能在 9030 基础上，性能能效基本超越 8G3，接近 8e，那么就说明华为这套定律行之有效。

如果达不到那就是扯淡。

这段时间如果不是闲着没事干，或者炒股，没必要急着辨别真伪。

以我认知来说，大方向不算新。

毕竟 “x nm” 的说法很多年前就被台积电与三星玩坏了，现在所谓的 4nm、3nm 基本是瞎扯。大家都在往类似华为这个方向探索。

但全球其它厂商都没那么强烈的意愿，去克服成本、良率、积热问题。

反而是华为

国产 n+3 成本本来就高，良率本来就低，发热本来就严重。

本来就一堆问题，也无所谓问题再多一些了。

华为的命门反而在于必须持续进步，不进步意味着存在价值消失。

但相反只要他持续进步，良率成本什么都是小问题，售价可以轻易覆盖过去。

具体来说，假设 9 月的麒麟 2026 能基本持平骁龙 8e。那么新 mate 售价哪怕翻倍都有一大堆人来买。

知乎用户 谈 superb 发表

突然想起来一个不太恰当的例子：

含金量不下于 “相声的有限元”

知乎用户 石头 发表

华为今天遇到的问题，台积电、Intel、都遇到过。

功耗墙、内存墙、互连墙、良率、成本、热密度，这些不是中国企业独有的问题，而是整个半导体工业共同面对的物理约束。

区别在于，台积电和 Intel 没有靠重新发明概念解决问题，而是继续在制程、设备、材料、封装、EDA、良率控制和系统工程里一层层硬啃。

因为概念解决不了物理问题。

半导体没有玄学。能不能做出来，最终看的是晶体管密度、功耗、良率、带宽、延迟、成本和供应链控制能力。

所谓 “新定律” 可以作为战略叙事，但不能替代工程能力。芯片不行，就是不行。

知乎用户 墨苏 发表

新华社北京 2025 年 9 月 11 日电:

《监狱来的妈妈为何能走向世界》

知乎用户 阿伦戴尔柳小七​ 发表

就打个比方吧。

就比如 19 世纪初，火车技术引领工业革命，英法德等所有列强，都在挖空心思研究热力学，他们都单纯的认为，只有提高热机的效率，才是提升火车速度和运力的唯一途径。

但是，我聪明的某岭南制造局，一针见血的指出：热力学并不是唯一解，为什么非得跟什么气缸、活塞较劲呢？我们运的是 “货物” 和“人”呀。所以，最重要的是 “货物” 和“人”呀。我们可以在货物和人上车前进行筛选，只选择最 “重要” 的货物和人来运。您看，虽然我们车头的动力比不上你们的，但是我们拉的货轻呀，人少呀。负载少了，速度不自然也就上来了吗？你看你们不考虑货物，得什么运什么，运的都是垃圾，到了地方还得费力气仍，我们呢，虽然热机不行，但运的都是精华，那不赢麻了吗？！这不降维打击吗？！

知乎用户 Steven 汤圆 发表

PCB 堆叠、CPU 堆叠、存储芯片堆叠、GPU 堆叠，甚至 CPU + 内存 + 显存堆叠，都是为了将数据传输速度问题提升，芯片堆叠并不是什么新鲜概念，只要平面发展遇到瓶颈，都会走向纵向堆叠。并不是什么韬定律，而是一直都存在的技术路径和方向。

炒的火热的 CPO 不也是为了数据传输延迟更低？因为无法解决散热问题，所以存储和 GPU 无法堆叠在一块。

如果能解决散热问题，英伟达的 GPU 早都玩 GPU + 显存 + 内存堆在一起——无论是平铺还是纵向堆叠，都愿意干，成本都是小 case，问题就在于散热。

如果只是为了用 7nm 达到 1.4nm 能力，还不如直接用 1.4nm，等到实在没办法压榨制程，再做堆叠，不一样？

单核 CPU 跑到瓶颈，才有了多核 CPU，现在多核 CPU 都玩到几十甚至上百核，如果还需要再提升，那就只能纵向堆叠，同样会遇到散热问题——这也是技术发展的必然。

知乎用户 筱杰 发表

Lisa Su 看着自己的 9800X3D 缓缓打出一个问号。

皮衣黄看着 young and arrogant 的李在镕，又看着 H100，做出标志性的瞪眼皱眉。

不约而同地说：豪情在天啊。

正经答：

全行业都在做堆叠，因为全行业都知道这就是后摩尔时代的趋势和技术方向。目标就是缩短路径、降低延迟。只不过各家都在闷头做而且根据自己产品特性不断摸索。

结果跳出来一个嘉豪，产品都还没掏出来，就说自己提出一个理论，众人听完之后直接一愣，这不就是把业界已经走了近十年的技术路线说一遍，然后命名什么 “τ定律” 么？

这嘉豪相当于对它的受众先植入了锚定记忆点和价值点。

后面其他企业在 IC 方向的某一个产品实现了新的堆叠，比如 AMD 实现了对逻辑计算核心的堆叠（这种产品的热管理难度是不可想象的，不可能很快实现），嘉豪的受众就可以说：“哎呀，这不就是在按照华为的τ定律研发嘛，摩尔定律也是先提出再被别人一步步验证的，华为的τ定律也将如此，必然在行业进步中被反复验证从而成为真的 “定律”，华为真的太厉害啦。”

华为这次宣称自己三月后就要出货第一批，按照这个时间点就是最新的 mate 系列旗舰手机。

如果真的是在手机上，那大概率出现积热导致降频，这手机性能还要么？

毕竟稍微玩过或者了解点 DIY 的都知道 9800X3D 这种 CCD 上方堆叠 SRAM 的，就已经让热管理（发热降频）成为难点。

也可能到时候拆机发现也是跟 9800X3D 这种类似——倒也符合华为一贯作风，并且也符合华为宣传。

当年张尧学搞出个 “透明计算” 贻笑大方，CCF 甚至发文。

「秦人不暇自哀而后人哀之，后人哀之而不鉴之，亦使后人而复哀后人也」

这些 “字” 研闹剧何时能止？

知乎用户 路上的阿甘 发表

嗯，他们的嘲讽声好大呀

知乎用户 神秘大菜鸟 发表

争夺话语权的口号意义，本质和大喊一声 “杀四郎，抢碉楼” 没什么区别，就是号召上下游一起和国际市场脱钩，实现内循环

知乎用户 舒州古城 发表

总之一句话，从 a 点到 b 点。不是只有一条路线的，你也可以直线走，你也可以绕开走，所以我在几年前就买了长电科技，现在都已经赚了几十万了，这就是认知的差别，给自己带来的财富提升。

知乎用户 好了好了知道了 发表

目前看宣传的导向和当年光刻厂一模一样

知乎用户 吉薇艾尔​ 发表

https://chinaxiv.org/user/view.htm?uuid=9acd993240d5482ea1ee6fdb470c095f&filetype=pdf

粗略看了一下原文，只看了第二部分

Time, Not Space: The Real Currency of Moore’s Era

大概意思就是原先摩尔定律这种由于几何尺寸收缩而晶体管密度不断翻倍，指数级增长的时代已经结束了（梦回前几年在学校的时候总是有摩尔定律失效，要怎么怎么弯道超车，然后水论文的日子）。

然后接下来提出了一个新的指标 τ\tau ，学工科的大伙肯定都很熟悉这一般是时间常数。

然后以前是特征尺寸（几何上的参数）每年不断缩减，现在几何上缩减到头了，以后就是这个时间常数不断缩减。

然后具体给出了这个时间常数的相关量

• 晶体管的开关速度
• 电路延迟 RC
• 片上延迟
• 系统级的延迟

这几条到不是什么特别新鲜的玩意，学术界和工业界都有不少的研究了。

通过提高晶体管开关速度、减少电路 RC 延迟、更优的架构设计自然是可以提高芯片速度的。不过看上去晶体管的密度除非 3D 堆叠应该就这样了。换句话讲，这次是让芯片变快而不是晶体管变多，以后不再是每过一段时间晶体管数量翻番，而是每过一段时间，这个时间常数就缩小为 1/α1/\alpha 。“1.4 纳米制程的同等水平” 应该又是一种新的等效方法了，虽然没有提。

这部分最后说

What renders τ a useful primary metric, rather than a relabeling of existing ones, is that it is the same metric across the entire stack.

工艺、电路和系统架构能够把这个参数端到端的放在一个统一的框架下进行探讨，但是目前这个 ff 看上去也没有给出具体的计算方法。后面的时间常数的衰减规律好像也没有给出什么如近几年 τ\tau 参数的变化过程，总体感觉更像是一种对未来的设想而非已经验证的规律。

相比而言，摩尔定律在提出的时候至少还是观察了几年，发现这东西取对数还挺线形。

https://hasler.ece.gatech.edu/Published_papers/Technology_overview/gordon_moore_1965_article.pdf

明天回来看看这个逻辑折叠说的是什么

知乎用户 dahai 发表

评价？怎么评价？定律就是科学领域的皇冠，而且戴皇冠要走流程，举行盛大的加冕礼，各国网红贵族都来见证，表示认可，很正式的。

原来华为有个嘴嘴总，牢余在台前冲锋陷阵，今年转幕后，现在是何庭波接替嘴嘴总冲上前第一线。

华为真是出猛人和狠人的，这个女的比嘴嘴总更狠更猛，嘴嘴总的猛，你一眼能看出是营销，嘴嘴自己也不装纯。

何庭波的猛是裹了一层学术外衣，看起来更克制，但自我定义定律这件事，本质上和嘴嘴总是同一个基因穿不同马甲。

就好比，自己带上了顶帽子，在一个级别不高大会上，宣布我戴的这顶帽子是皇冠，不用别人给加冕，是我自己已经加过冕的。下边该说什么了，我就省了，你们都是懂得都会：下跪、舔滴、山呼万岁。

某为是真急了！

回顾一下进入定律的门槛，不是谁都能跨进去的。牛顿定律——从观测→数学表述→无数人独立验证→几百年没被推翻→才叫定律

摩尔定律——摩尔 1965 年写了篇 4 页的 trade journal 文章，他自己从来没叫它 “定律”，是加州理工的 Carver Mead 十来年后帮它加了 “Moore’s Law” 这个名号，然后整个产业用了二十年才把它变成共识

所以一个基本事实：定律不是自封的，是靠几十年后别人追着你的节奏跑，才自然沉淀出来的称号。 华为何庭波这次等于把这个过程快进了 N 倍，自己提框架、自己冠名、自己宣发，然后行业跟上。这在修辞上就是自我加冕，不客气地说，确实有点碰 CI 味儿。

这根本不是脸皮厚这么简单，它更像一种高度精算过的策略行为，包括三层：

第一层技术，是有些真东西的。381 款量产芯片（自己说的，无法证伪，权且当真）、六年的工程迭代、“时间常数τ替代几何缩微” 这个叙事框架，不是编出来的。逻辑折叠 /3D 堆叠的思路在工程上确实是一条现实路径，台积电 SoIC、Intel Foveros 也在走，而且走得更早，早得多。技术这部分不该被全否定掉。

第二层命名，是明显的品牌操作。τ（tau）= 时间常数，恰好谐音 “韬”——这个双关本身就是精心设计的命名学。它不是行业协会审定的，不是同行评审后授予的，就是华为说我们就叫它韬定律。你感觉碰瓷谁谁谁，来源于此。

第三层传播，是最让人感到不适的。大量自媒体和营销号接住球就开始边跑边传球：“中国首次定义芯片规则”” 改写全球格局 “。这些话华为没直接说，但也没有出来降温，一贯的不解释，不否认。默许各种舆论把工程框架抬到定律的神坛上，本质上就是在消费民族科技情绪，来做华为话语权建设的垫脚石。

人家摩尔当年哪怕被问到摩尔定律这个说法，人家说：它就是个观察，不是自然定律，甚至违背墨菲定律。 这份谦逊，大家的风范，恰恰是它后来能站立占稳住定律层面的原因之一。

当然华为团队的技术功底不用怀疑，也是能打的一批。但是把自己绕开 EUV 光刻机的一条技术路线包装成定律，定律啊！确实会让任何有科学素养的人不适应。

你不舒服，是吧？不是你不懂技术，是你碰上有滑又伪的主儿，就是该着不舒服。

知乎用户 王钢蛋爱好者 发表

看不懂，不知道它想表达什么，可能只是让我去接盘吧。

知乎用户 清人​ 发表

我觉得「韬定律」最主要的问题，是大家对定律（law）的理解不同。

物理学或工业界的定律，至少要满足三个条件：

1. 有明确定义的物理变量，比如尺寸、电压、RC 延迟、电容、功耗等
2. 有严格数学公式，从底层物理推导出来
3. 可以定量预测，输入结构参数，就能算出性能上限，提升幅度

韬定律目前只给出了定性逻辑，没有定量的数学推导。

华为只说通过 3D 封装、Chiplet、逻辑折叠、立体布线这些方法，压缩 τ，提升算力密度，但是结构参数是什么，算力密度的推导公式是什么，为什么是这个数学关系？没说。

这和欧姆定律、RC 延迟公式、摩尔缩放规则完全不一样，给人一种非常不严谨的感觉，更像是一种工程优化的技术路线，而不是更严格的定律。工业设计是没法用这个东西来计算的。

如果想上升为定律，你至少要建立一个模型，给出一个从物理结构推导时间密度的公式，把架构怎么压缩延迟，延迟怎么决定算力密度等问题，写成可推导可计算的数学表达，把变量边界，耦合关系数学化。

你这个模型要能回答，堆叠几层芯片，布线怎么设计，逻辑怎么折叠，会让延迟 τ 减少多少？延迟每降低多少，算力和能效会提升多少？不同工艺不同芯片结构，提升上限在哪里？

这样的定律才可以指导具体的工程设计，才有实际意义。

当然说什么营销话术就有点过了，从国家产业战略和争夺话语权上，华为提出定律也可以理解。

缩短距离，提升时间，这个思路过去也有，但从全栈技术框架的高度，把这个思路上升为一个产业的新范式，华为是第一个，总要有人先去踩坑。

从产业角度，一个新的技术范式，先立方向，后补模型，这是可以的。

摩尔定律最初也只是个行业规律，但后续逐步建立了等比例缩放物理模型，全套电路 RC，功耗，速度数学公式，并且从物理学给出了量子隧穿，热极限，光刻极限约束方程，这才成为了一个可定量计算和预测的工程定律。

所以还是得看后续，华为能不能补全韬定律的缺失部分，能做到，大家就会承认，否则过个一年半载，谁还会记得。

知乎用户 Po939 发表

不说别的，这个τ就是 RC 电路的τ。

我想起了被电工学支配的恐惧，还记得秦曾煌嘛？

知乎用户 铅笔 发表

高情商：对摩尔定律的致敬，在制程受限背景下，站出来引领技术突围方向。

低情商：对摩尔定律的拙劣模仿，造词仙人未来营销的方向。

大名鼎鼎的摩尔定律想必大家都听说过了，但是，为啥，就能提出来摩尔定律？一个经验判断，为什么能给数字集成电路定义发展方向呢？

摩尔当时是仙童半导体（集成电路界的祖师爷级公司）研发负责人，他在 60 年代总结了集成电路发明以来的实测数据（其实也没几年），敏锐地发现晶体管密度每年翻倍的趋势，然后提出：晶体管密度逐年翻倍。

很大胆，是不是？

这可是指数级增长。

现实也很无情，一代摩尔定律在 70 年代就失效了。大概也就是提出十年以后。

然后大家给打了个补丁做修正，把晶体管数量翻倍时间改为 24 个月，然后加了个芯片性能 18 个月翻倍。

当然后面这条可以看成 intel 的 kpi。

就这样，摩尔定律续命三十年。

到了 21 世纪初，cpu 主频撞墙，摩尔定律又一次失灵了。

再往后十年，就是大家熟知的工艺瓶颈，纳米级制程就是摩尔定律的终点。

这么看，不管摩尔定律打了多少补丁，至少它的故事能在几十年的尺度上说圆。

这背后，根本上是工艺的进步，比如光刻机；更要紧的，是因为晶体管微缩带来的成本下降和性能提升，这是能换钱的东西。

商业利益，才是业界给摩尔定律续命的关键。

所以，总结起来，摩尔定律有：可预测的量化指标、技术的支撑、商业的收益。

好了，那么接下来我们看一下幍定律。

量化指标这一块，也不能说含糊吧，突出一个玄学，幍表达式搞那么复杂，要不要展开一下呢？

恐怕展开了又得不停修正吧，摩尔定律十年就大修，幍可以快一点，你看马斯克不就是快速迭代嘛。

技术上看，堆叠也好，折叠也好，时序优化也好，都可以。关键问题是：相比摩尔定律靠缩小尺寸就可以续命，幍依靠什么呢？延迟这个东西，太多地方可以作文章，那就意味着将来有先射箭后画靶子的嫌疑。

最后看看商业利益，摩尔定律谁提得最响？intel。

因为他要卖 cpu 赚钱。

幍定律提出来，当然也是因为他要靠卖芯片赚钱。

可惜，hw 手机芯片不外卖，那么就只能靠卖手机赚钱了。

所以，这不就连起来了。

买 hw 手机就对了。

幍定律加持，不买说不过去。

顺便，也做个大胆的预测：幍定律这个词，最多也就火三年。

三年后，应该要换新词了。

太卷了！

不管怎么样，职场人真得多向 hw 学习。这种把一堆技术包装成一个定律的 ppt 能力，不服不行。

利益相关：本回答来自 mate40 + 鸿蒙 os 用户

知乎用户 浮生追梦人 发表

友商费劲巴拉的 “自研” 了 3nm，号称世界第一

结果别人掀桌子不玩了，另开新赛道，还不是自娱自乐的小众赛道

怎么玩，怎么跟？

知乎用户 天下无敌大元帅​ 发表

列位，您记住喽：

●韬定律绝对是个好东西，

●只是这定律也对别人生效。

知乎用户 老古 发表

逻辑折叠是韬定律的重要技术支撑。

叠！使劲叠！！华为背得住！！！

沿着这条路走下去，叠的层数多了，是不是就是智子了？

知乎用户 TYLER 发表

灵犀算法，星闪技术，盘古大模型，达芬奇架构，华为 + 4G>5G，韬定律……. 哈哈哈，华为是最会炒作概念，吹大牛，画大饼的公司，可惜盘盘还一直相信

知乎用户 牛爱笛 发表

τ，是信号与电路系统的重要概念与指标，它是电路的时间常数，决定了信号的延迟时间。τ=R·C，R 是电阻，C 是等效电容。所以τ定律就是死磕τ，越低越好。逻辑折叠就是大幅降低 R 和 C。这是摩尔定理走到尽头的最聪明有效的选择。华为是通讯起家，看家本领就是信号与系统。τ定律的提出和应用的另一个好处是芯片设计软件必须同时开发，我想华为应该已经做了。

知乎用户 LHJOE1234567 发表

全是废话，忽悠外行

密度和发热直接相关

想解决发热只能提高制程

不管有什么技术，人家制程高的也能用，获得的增益弄不好比低制程还大

知乎用户 清尘 发表

摩尔定律既不是定律，也不是科学和技术，但它是个很贴近现实发展的一种预言性说法。

当然它是有具体描述的。

这个韬定律的具体描述是什么？

既然是时间缩微，原来的时间是多少，现在是多少，在什么条件下在未来什么时候大概能缩微到多少？

独孤九剑的理论很简单，谁都能想到，看到破绽后发先至即可，如何后发先至呢？

六年 381 款芯片验证，第一款什么规格，τ是多少？

第十款什么规格，τ是多少？

第 100 款什么规格，τ是多少？

第 381 款什么规格，τ是多少？

未来第 500 款可能是什么规格，τ可能是多少？

我希望它是真的有了可靠的实践路径，真的练成了独孤九剑，那样即便未来芯片制裁解除了，也都可以是它的功劳。

知乎用户 龙龙龙龙龙 发表

作为外行，作为别人把论文排在你面前都看不懂的非半导体专业人员，只能说等以后新品上线后，看看跑分的结果。是不是相对华为上一代芯片，有巨大提升就行了。

至于肯定和否定技术本山，非专业人员就别瞎参活了。你先想明白晚上吃啥比较好。哈哈。

知乎用户 星空法庭 发表

半导体我是完全的外行，现在关于逻辑折叠专业技术方面讨论看不懂（确实也有一些否定反驳的言论看起来很专业，有理有据），但我倾向于相信华为所说的，原因很简单，使用这种技术的芯片再等半年就要上市销售，这是大众消费品，起码要以百万计的普通人要拿到手里用，也会有评测机构去拆机看看到底有多少个晶体管，所以性能如何必然是公开的，如果现在的宣传中有夸大虚假的成分，必然会被戳穿，而且不是 6 年而是 6 个月后，这么短的时间就会得到验证的事情，不太可能会有夸大吹嘘。

不过有个事很值得关注，发布韬定律的是华为 “芯片女王” 何庭波，何庭波是韬定律的论文的唯一作者，这是真正实打实的 “她力量”，可之前无脑拥护“主 = 6” 的那群人怎么没出来打拳，是把何总开除女籍了，还是老板禁止给华为流量?

知乎用户 听松 发表

看完这个话题下很多半吊子在那里秀智商然后更多半吊子在评论区跟风附和，我就知道这事儿咱一个农民其实也可以扯两句！

据完全不统计，99% 以上的科技企业或伪科技企业，尤其是上市的，但凡讲出一个崭新的技术路线或科技故事的时候，目标听众通常都是资本市场或行业同事。区别只是有些更倾向于让资本市场听见，而有些则更倾向于让行业同事听见，华为习惯于成为后者。

综合这次华为选择在一个近乎于全球产业论坛而非产品发布会高呼干翻摩尔的近乎于学术交流的技术发言，我们就大抵可以判断华为这是在 “联动” 全世界被高科技霸权霸凌的全世界中小产业同行甚至是发展中地区（国家），哥现在找到了一条新的出路，如果你们愿意，哥愿意带着你们砥砺前行！

恰好，华为的这个声音，恰好被见惯了拆车跑分刷圈速的资本市场听见了，然后恰好资本市场就给予了华为这个声音非常正向的价值评价，仅此而已！

换句话说，这都是人家产业界和资本市场的事儿，关叼毛毛事？

知乎用户 室长大哥 发表

“且听龙吟”

知乎用户 可爱的龙猫 发表

说明了一个问题：虽然在 AI，OS，编译器等进入门槛低的软件领域华为一直被人诟病，但在进入门槛高，参与者少的 EDA 等专业领域上，华为还是可以吊打更加不思进取的美国友商的。

知乎用户 还好 发表

技术我不懂，但资本市场最能体现价值。25 年 1 月 deepseek 横空出世，把英伟达吓的大跌了好几天。连带着 A 股易中天也跌了不少。虽然后来证实根本不影响全球对算力的需求。但起码也算牛了一回。你再看阿斯麦微跌表示敬意。看来全球投资人一点也不恐慌。光刻机仍然是硬通货。

知乎用户 楚风汉韵​ 发表

看完后第一反应就是，华为不愧是搞通信出身的，这不就是通信技术里的频分（1G）时分（2G）码分（3G）空分（4G）的解题思路嘛。

知乎用户 天空 发表

声明，我不是什么华为粉，我就是一个国产粉，华为、比亚迪、大疆、一重二重、三一徐工中联、格力美的海尔、OPPO 荣耀、TCL 创维海信、京东腾讯阿里字节、海康大华等等，我愿意这样的企业。

看了不少评论，科学分析华为目前的不足或者痛点，我觉得很正常，但冷嘲热讽的，看华为与中国出洋相的大有人在。

华为不行，你行你上啊；即使你不行，你推荐中国哪家企业或哪个科研机构上啊；华为采用这种工艺，是中国整体半导体设备发展不足的表现，也是没办法；如果中国半导体设备给力，华为何至于此。但华为，客观也是另辟蹊径，值得点赞。

华为被制裁，系统自己做，芯片自己做自己生产，AI 芯片自己做，半导体设备与产业链一起做，测试设备与产业链一起做，材料与与产业链一起，就一点，华为对得起中国产业。华为是有不足，但希望更多的中国人去支持，去批评去让华为更好，而不是冷嘲热讽的，寒心。

中国与华为有发展不足，很正常，但我愿意相信中国人是聪明与智慧的，是勇敢有担当的，希望中国与华为未来发展更好！

知乎用户 Medium 发表

又是经典的贴几十张不明觉厉的 AI 图炒作，说一些技术名词且听龙吟。

给不懂的人解释一下，《三体》里的人肉计算机知道吧。

制程相当于士兵的身体素质，老外开发了五号化合物，个个都是特么美国队长，举旗子快跑得快喊的大声。但是老外不给我们卖五号化合物，我们这再怎么锻炼也就个个都是战狼的水平。（现实半导体更多的是要练缩骨功和蚁人，不完全对应，不妨碍理解）

然后华为说，你扯这些没用，人肉计算机最终还是看整体计算速度。我们虽然没有五号化合物，但是我们有阵法。说白了，就是在士兵怎么站怎么传递计算结果上面花了大功夫。

有没有用？有

有没有坑？他这个阵法要用五个战狼打美国队长，你说有没有坑

有没有 “新定律上位，旧定律淘汰”？你学阵法还是吃五号化合物？别人吃了能不能学阵法？

总结，这还真的是个很有用的东西，管你这那的有等效的算力就行了。但是这个宣发，我不喜欢。

知乎用户 喷王之王伊里奇 发表

一个股权不明的私人商业公司，

在一个国际行业商业交流研讨会上，用政治语言句式的的形式，说出一个自己发明的定律，并声称这个定律是革命性的，直接成了自己代表行业发展的原则了。

至于这个定律什么逻辑？什么原理？行业内认同不认同？教科书改不改？诺贝奖委员会颁奖不颁奖？都不重要，重要的是沸腾就完事儿，赢了。

反正一句话：弯道超车，幺幺领先。

都懒得说这些流水账驴唇不对马嘴，各种版本标题党，八股文式的报道。就说这家公司，之前不是自己手搓 Fab，手搓 EUV 光刻机，手搓 EDA，统统自研么？怎么还研究起了 BEL 的封装了？掉价不？你要是好歹搞点 BEOL 的新的玩意，都得给你点个赞。

3D packaging, CSP, 都能搞出定律，能和晶体管密度扯上关系，也就忽悠忽悠小白了。

劝君多读书，莫学楚霸王。

当然了，作为一个拥有自己 “三军” 仪仗队，并能用来颁奖，表演的这么一个公司，全世界的确是独此一家，不论是那个行业，都难以望其“项 " 背。仅仅是用一条定律指导行业发展是远远不够的。

知乎用户 RunningCode 发表

真没见识，三星的 NAND 堆叠已经 900 层了，人家也没说自己发明了套定律

知乎用户 张梅梅 发表

咱也不大懂，笨蛋文科出身，我就想吧：都说工程的底座是数学，上学那会儿解数学题，老师都说有好几种思路解法，所以，华为估计也是吧。

知乎用户 王平 发表

请参考当年华为的 5G。

一招鲜，上下通吃。

知乎用户 大河财立方​ 发表

给大家补充更多信息：

华为盘前大消息！直线拉涨

5 月 25 日，A 股开盘，华为盘古概念大涨，科达自控涨超 25%，梅安森 20% 涨停，云鼎科技 10.05% 涨停，易点天下、润达医疗等涨幅居前。

消息面上，华为正式发表半导体领域新定律。

据人民日报消息，2026 国际电路与系统研讨会 25 日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表 “韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了 381 款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

“韬定律”提出以 “时间缩微” 替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管 “几何缩微” 放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

“韬定律” 构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

针对半导体行业未来的发展，何庭波表示：“未来一定属于开放合作。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

知乎用户 你的前女友 发表

这个是芯片设计水平的一大进步，但是没必要硬吹，现在网上全是沸腾的，搞的好像 EUV 光刻机搞出了了似的，吹牛吹大了。况且，这个设计水平其实也没那么厉害，芯片堆叠设计 Intel 和 AMD 已经很成熟了

知乎用户 Kloud 发表

沸腾的也好，打假的也好，也就几个月了，等等看呗，现在叫的这么欢，万一被打脸了多丢人……

（企业为了赚钱可以不要脸，但你们上赶着丢人是图啥）

知乎用户 西方必败 发表

先说结论：营销 > 实际

“韬定律” 本质是什么

华为公开说法：

• 摩尔定律：几何缩微（晶体管越来越小）
• 韬定律：时间缩微（信号传播更快）

翻译成人话：

以前：

靠缩小晶体管提高性能

现在：

靠：

• 更短的数据路径
• 更强缓存
• 更高带宽互连
• Chiplet
• 3D 堆叠
• 逻辑折叠
• 封装协同
• 软件调度

来提高整体性能。

这个方向是不是胡扯？

不是。

事实上：

全球都在这么干。

例如：

NVIDIA

靠：

• NVLink
• HBM
• GPU 互连
• 大规模并行

提升 AI 性能。

并不是单靠制程。

AMD

靠：

• Chiplet
• 3D V-Cache

提升性能。

Apple

靠：

• 极致 SoC 协同
• 内存统一架构
• 软件生态

同样台积电工艺，性能功耗比领先安卓。

所以：

“后摩尔时代”

本来就是：

架构创新 > 单纯制程创新

华为这里有一个容易误导的点：

“达到 1.4nm 同等晶体管密度”

注意：

不是：

真正 1.4nm 工艺。

而是：

“等效密度”

或者：

“等效系统性能”

这两个差别巨大

真正难的东西，华为还没解决

这里才是核心。

芯片行业最难的不是 PPT。

而是：

1. 良率

先进芯片最恐怖的是：

做出来 ≠ 能量产

比如：

• 良率 20%
• 发热爆炸
• 漏电严重
• 时钟不稳定

都会直接导致商业失败。

目前中国先进工艺良率仍然是巨大挑战。

2. EUV 光刻机

华为现在真正的问题：

没有先进 EUV。

所以：

• 多重曝光
• DUV 硬堆

成本会急剧上升。

理论上能做，
但经济性可能崩。

3. 软件生态

AI 芯片真正的王者不是芯片。

而是：

CUDA

这也是 NVIDIA 最恐怖的地方。

华为现在：

• CANN
• 昇腾生态

距离 CUDA 成熟度还有明显差距。

结合华为这家公司的黑历史，只能说营销大于实际了。

知乎用户 飞猫 发表

要是今年 MATE 芯片没有升级，脸怕是要肿

知乎用户 任飘渺​ 发表

2026 年：先在手机 SoC 上验证逻辑折叠；

2030 年左右：进入昇腾 AI 加速器；

2030 年后：3D 堆叠、近封装光互连、统一内存语义总线成为重点；

2035 年前：从芯片级优化扩展到超节点、数据中心级优化。

饼是足够大，逻辑也是自洽的，到底能不能走的通，不好说

准备换一套评价体系和技术路线，绕开单纯制程竞争，把战场拉到 3D 封装、系统互连和 AI 集群架构

按照这个理论，今年的华为旗舰机，性能有一个翻倍的提升，前几年的华为手机 SOC 性能实在是堪忧，属于价格完全和性能不对等

能否真正成功，要看未来麒麟、昇腾以及 AI 集群系统中能不能实现规模量产和真实性能验证

散热、EDA、封装良率、系统协同都是巨大的风险点，到底能不能工程化量产，拭目以待吧

很多人兴奋是觉得华为又遥遥领先了，实际上华为只是找到了一条可能快速赶上对手的道路

计划，前景很漂亮

知乎用户 单行街道​ 发表

作为一个非技术流完全不懂芯片的门道。但看了人民日报发的 “锐评” 全文，通篇都是“逻辑折叠”、“时间缩微” 等生编名词加名族情绪煽动。若真是一项伟大的技术一定可以用能看懂的语言表述清楚，绝不会让人云里雾里地被莫名鼓动。所以，这自封的、能和 “墨菲定律” 比肩的 “突破”，大概率又是一场闹剧。只需等着看资本市场是否又一次一地鸡毛乱飞，散户再次被割韭菜。

知乎用户 理性的大王 发表

2024 年，华为宣传的三进制逻辑电路比现在的韬定律还火吧？现在怎么样了？

2023 年的日本核废水，现在怎么没人提了？

宣传是宣传，事实是事实。

知乎用户 五丫头 发表

跨时代的！

华为可以！加油！

继续华为全家桶！

知乎用户 湖海散人​ 发表

本来就是这样的啊。台积电所谓的 2nm 3nm .5nm 大家都是等效的啊。早就到了硅材料的极限了。

怎么台积电的等效你们就跪下舔

华为的等效你们就站起来骂？

知乎用户 暴走的南孚电池 发表

这是非联网搜索模式的 deepseek v4 pro API think max mode 对于华为逻辑折叠和其他主流堆叠的对比，知识库只局限于 2025 年。仅输入了韬定律的相关新闻讯息和逻辑折叠的定义，我想将一个新知识输入旧数据库的 AI 模型让它进行评价，绝对要比知乎里所谓的 “专业人士” 要专业的多。

理解逻辑折叠与另外两种堆叠方式的本质区别，需要把观察尺度从芯片的宏观轮廓一直拉到微观的标准单元级。这三种技术在物理上看似都在做 “把东西摞起来” 这件事，但它们各自切割的物理边界、遵循的设计约束、以及撬动的性能杠杆，处于完全不同的维度。

先进封装中的 CoWoS 是芯片级的集成。它的操作对象是已经完成制造、封装前测试通过的完整裸片。一颗 GPU 计算核心和几颗 HBM 显存堆叠，各自的设计、工艺、甚至代工厂都可以完全不同，只是在最终封装阶段被安放到同一块无源硅中介层上。中介层内部有一层相对粗糙的金属互连，负责把计算核心的存储总线引脚和 HBM 的输入输出引脚按信号定义一一连接起来。这种模式的核心优势在于异构集成的灵活性：计算芯片用最贵的先进逻辑工艺，存储芯片用最合适的 DRAM 工艺，封装层面只承担相对简单的物理连线任务。但它的物理局限也恰好来源于此——硅中介层上的走线宽度和间距远远大于芯片内部互连，信号穿越中介层和微凸块产生的延迟和功耗，决定了这种连接只能用在带宽要求高但延迟容忍度相对宽松的存储总线场景。它永远碰不到逻辑核心内部的关键路径，因为它的边界被锁定在裸片的外部引脚上。

AMD 的 3D V-Cache 是功能块级的堆叠。它的切割粒度比先进封装进了一步，刀刃伸到了一个芯片内部的不同功能模块之间。CCD 计算核心和 SRAM 缓存裸片各自是一个功能自洽的实体：CCD 内部包含完整的取指、解码、执行、L1 和 L2 缓存，SRAM 裸片内部则是完整的 L3 缓存阵列及其控制器接口逻辑。两者在物理上通过铜混合键合直接贴合，键合点布置在 CCD 顶层金属之上和 SRAM 裸片的对应接口区域。因为 SRAM 的功能独立，设计过程中两个团队可以相对解耦，只需定义好接口的物理位置和时序协议。但正是这种功能独立性，构成了它的性能天花板。数据从 CCD 内部的计算单元发出，穿过自身的 L1、L2 未命中后，再垂直穿越混合键合界面进入 SRAM 裸片的 L3 阵列，虽然比走平面总线快了不少，但这个收益作用域被严格限定在缓存访问延迟这一个维度上。CCD 内部那些真正拖累主频的跨模块关键路径、运算单元到寄存器堆的绕线、指令调度器到执行单元的总线，这些依然停留在 CCD 内部的平面版图里，丝毫没有被缩短。功能块堆叠能在特定缓存敏感负载下拿到漂亮的帧率增益，但它对单核峰值频率、通用计算能效、以及核心逻辑面积密度的改善微乎其微，因为它从来没有踏入那块最应该被优化的领土。

华为的逻辑折叠在切割尺度上直接穿到了最底层：逻辑门级。它的操作对象不再是完整裸片，也不再是功能自洽的模块，而是构成模块的最小单元——标准单元本身。在逻辑综合和物理设计阶段，EDA 工具将同一个功能块内部密密麻麻的标准单元和它们之间的连线，按照三维布局算法拆分到上下两层 Die 上。单独拎出任何一层 Die，上面的标准单元只是一个残缺的网表，缺少另一层的关键驱动或负载路径，完全无法形成闭合的逻辑功能。两层之间通过密度极高的混合键合阵列垂直互连，键合点不再局限于模块接口区域，而是遍布整个芯片面积，每一个键合点承担的都可能是某条跨层标准单元连线的延续。这种设计使得信号从一个寄存器输出端到下一个寄存器输入端的物理距离，可以从平面版图上必须绕行的几百微米，被压缩到从下层标准单元垂直穿到上层标准单元再水平走一小段的几十微米级别。它把互连优化的触角伸到了芯片内部最毛细血管的部分。

从物理本质上看，三者的区别在于它们各自对抗的延迟来源处于不同的层级。先进封装对抗的是片间互连延迟，它把原来要绕 PCB 走线的长距离信号搬到硅中介层上走相对短的距离，优化的对象是两个完整系统之间的通信。功能块堆叠对抗的是块间互连延迟，它把缓存总线的物理长度从平面上的毫米级压到了垂直方向的微米级，优化的对象是一个芯片内部不同子系统之间的数据传输。而逻辑折叠对抗的是门间互连延迟，它直接对标准单元之间那一根根最细碎也最关键的信号线动刀，优化的对象是逻辑运算本身内部的时序收敛。这个切割粒度的差异，从根本上决定了三者所能撬动的性能收益维度。

逻辑折叠的优势恰恰扎根于这种极致的切割粒度。它在物理层面一次性同时满足了三个方向的优化需求：逻辑门数量的密度因为两层堆叠而近似翻倍，关键路径的时序因为物理长度被硬砍而获得可观的频率裕量，互连功耗因为驱动电容随线长等比例下降而大幅缩减。这三项收益不是彼此割裂的，它们共享同一个物理源头——平铺电路中原本不可缩减的长互连线被垂直折叠所消除。更关键的是，这种收益不依赖于工艺节点的晶体管性能提升，它直接消除的是设计层面的互连冗余，所以即使在成熟工艺上也能获得超越代际的密度和能效跳跃。同时，一旦工艺条件允许进入更先进节点，更精密的混合键合通孔会反过来为逻辑折叠提供更细粒度的垂直互连密度，使其三维布局的灵活性更高，收益更容易逼近理论上限。逻辑折叠是唯一一种能在不依赖光刻波长缩减的前提下，同时撬动密度、频率、能效三个维度的设计方法，这赋予了它在受限工艺条件下的战略价值。

但逻辑折叠的劣势也同样深埋在这种极致粒度的另一面。最严重的瓶颈不在制造，而在设计工具本身。标准单元的二维布局布线问题本身就是 NP-hard 的，一旦增加垂直维度，再加上跨层混合键合点的物理位置约束、两层之间的热失配应力对时序的影响、以及跨层路径的寄生参数提取和时序签核，整个搜索空间和约束条件会爆炸式增长。目前全球没有一家商业 EDA 厂商具备成熟的门级三维综合和签核能力，这意味着逻辑折叠的实践者必须几乎从零构建一套三维感知的数字设计流程，这需要同时在算法、物理建模、以及与代工厂的紧密协作上做到世界顶尖水平。另一个杀手级劣势是热。标准单元是芯片上热流密度最高的区域，两层逻辑门垂直堆叠意味着单位投影面积内的发热量翻倍，而热量却必须穿过一层极薄的顶层硅和密密麻麻的键合界面才能到达散热器。在没有嵌入式微流道或背面供电散热等激进方案介入的情况下，热斑温度会迅速推高漏电电流，形成正反馈循环，严重时直接吃掉能效提升的大半收益。最后是良率和成本的现实约束。逻辑门的版图高度不规则，混合键合点必须以类似的密度和随机分布形式覆盖整个芯片面积，任何一个键合点的失效都可能导致整颗芯片报废，而由于两片 Die 在逻辑上互为必要条件，传统设计中通过冗余修复或降级出售来挽救良率的手段在这里几乎没有用武之地。这意味着逻辑折叠芯片在量产初期的良率爬坡会极其痛苦，单位成本可能在很长一段时期内居高不下，这对其在消费类产品中的大规模铺开构成了硬性的经济约束。

三者的关系或许可以这样理解：先进封装是在已经盖好的大楼之间架天桥，桥的宽窄和数量受限于大楼外墙已有的门洞位置，但它不要求改造大楼内部结构，所以最灵活也最安全。功能块堆叠是把一栋楼里的健身房搬到楼顶，健身房里原本就能独立运转，搬上去之后和大楼共享同一个电梯井，大楼本体不用动结构，只换了一个更近的垂直通道。逻辑折叠则是在盖楼之前就把原本设计在一层的所有房间拆成两层，奇数号房间放楼下，偶数号房间放楼上，每一层的楼道和隔壁房间的连接都必须通过楼板上的密集孔洞来串通。它省掉了所有从走廊尽头绕行的距离，代价是图纸复杂度、施工精度和后期检修难度都翻了不止一个数量级。

知乎用户 Slayer 发表

我就问一下，现在重仓封装和半导体还来得及吗

知乎用户 乌拉拉 发表

我不懂芯片也不懂通信，甚至不是工科的。但相关话题昨天都还挺安静的，另一个问题下一堆大佬解释论文和技术原理。但这个问题下怎么一堆输出情绪的？通稿出来了？

知乎用户 Boo 发表

这一定律提出来不亚于当时的牛顿三大定律，这下美国的天暗了，他们最引以为傲的半导体将被华为狠狠的踩在脚下。

知乎用户 鸟宇 发表

我大侄子是搞芯片的，EUV 之父，据说能半小时手搓一台 EUV，据说张忠谋黄仁勋见他都要跪下来叫爹。

跟他聊了一下，他断言华为肯定不行，理由有二:

这啥定律提出者不是美国人，甚至连绿卡都没拿到。

华为不是一家美国公司，甚至都没在新加坡注册，归根结底只是一家国产，没有国际化。

知乎用户 牛头人不说 发表

这种技术怎么有一种三体人感觉，智子不就是这样打造的吗？

知乎用户 时间旅行者 发表

有理有据。已知：

1、方舟编译器可以将系统流畅度提升 24%，

2、鸿蒙 NEXT 可以将整机流畅度提升 30%，

3、韬（τ）定律将能效比提升 41%，（目前是半导体领域的定律，后面必然应用到手机领域）

求解：

使用韬（τ）定律、搭载方舟编译器、鸿蒙 NEXT 的华为手机，流畅度是多少？

知乎用户 芷竹 发表

战略进攻开始，Mate90 将封神！

2026 年 5 月 25 日，华为在 2026 国际电路与系统研讨会上（IEEE ISCAS），正式发布了半导体 “韬（τ）定律”。这是中国在全球半导体领域首次提出的产业发展指导原则，为后摩尔时代的芯片发展开辟了新的路径，标志着在全球半导体技术探索中，出现了一条由中国企业引领的新路径，跳出了对极致工艺制程的单一依赖，为延续芯片性能增长提供了全新思路。

韬定律提出以时间缩微替代几何缩微，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。该定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

一. 核心思想：从几何缩微到时间缩微

韬定律的精髓，是将过去提升芯片性能的核心思路——几何缩微（即不断缩小晶体管尺寸，也就是大家熟知的摩尔定律），转变为时间缩微。

传统路径的困境：几何缩微目前已遭遇物理和经济效益的双重天花板。当前把晶体管继续做小不仅技术上极其困难，成本也变得过于高昂。

全新思维：华为提出的时间缩微，目标是系统性地降低时间常数 τ（Tau，音译为 “韬”），这个参数直接决定了信号在芯片中切换和传输的快慢。

二. 实现方式：逻辑折叠

为实现时间缩微，华为提出了名为逻辑折叠（LogicFolding） 的核心技术，并构建了一套从微观到宏观的多层级协同优化体系。

器件层面：从物理底层加速信号响应，优化晶体管和互连电阻及电容，从根源上降低时间常数。

电路层面：这是逻辑折叠的核心所在，通过突破传统平面布局，缩短关键路径走线长度，降低信号传输的电阻和电容负载。

芯片层面：软件、架构、芯片全栈协同设计，根据任务需求精细化管理数据指令流，提高并行效率，降低端到端执行时间。

系统层面：定义 “灵衢总线”，重构计算系统互联协议，实现超节点内的统一内存编址和原生内存语义，大幅降低通信延迟

华为过去六年已基于该理论，成功设计并量产了 381 款芯片，覆盖众多领域。今年秋季 Mate90 发布会即将面世首次全面采用逻辑折叠技术的华为麒麟芯片，官方内部代号为麒麟 2026（麒麟 9050？还是麒麟 9100？），届时 Mate90 将封神！另外，华为预计到 2031 年，基于韬定律的高端芯片，其晶体管密度将达到与 1.4 纳米制程同等的水平。

韬定律的正式发布意味着战略思想的转变，也意味着在半导体领域中国的战略进攻开始了！从紧跟摩尔定律在物理尺寸上追赶变为创造新规则，战略进攻的大幕已经徐徐拉开！

知乎用户 很无名少年​ 发表

由于光刻设备方面的限制，国产自主技术的芯片制程水平无法追上世界第一梯队，这会限制晶体管尺寸进一步做小，或者同样晶体管数量的芯片需要做成更大的尺寸。

手机之类的小尺寸消费电子产品，需要在狭小的内部空间放入功能强大的芯片，对晶体管密度和芯片制程有非常高的要求，中美贸易冲突后，市面上华为手机的芯片性能就开始落后其他品牌的手机了，这不是华为芯片设计能力的问题，而是芯片制造的限制。

所以中美贸易冲突后，华为始终在尝试一件事，在无法利用最先进芯片制造水平的情况下，如何获得满足自身需求的高性能芯片。

早先华为就尝试过 “多重曝光 “的手段，成功利用中芯国际 14nm 的芯片制程造出了等效于 7nm 的芯片，当然了，这种做法大概率付出了成本良率功耗的代价。

现在的 “韬定律” 估计也是这个意思，通过独特的电路设计、堆叠技巧等手段，实现信号传输加快和芯片性能提升的目标，因为我不是通讯和电路出身的，具体怎么实现的我就不清楚了，总之华为应该是找到了具体的方法，这也充分展现了华为强大的通信技术和芯片设计能力。

不过以我的直觉，我猜测华为这种做法大概率还是需要在成本功耗良率方面作出牺牲，电路设计、堆叠技巧等手段必然意味着设计和工艺的复杂度增加，这种复杂度的增加必然会导致良率的下降和成本功耗的提升，这也是没有办法的事儿。

如果真的存在功耗的明显提升，考虑到手机内部狭小的空间，如何解决散热问题同样是华为需要认真考虑的。

至于 “韬定律” 的意义本身，它不是个具体的数学物理理论，但它可以给芯片行业提供一个指导方向，尤其在摩尔定律逐渐失效，芯片制程技术越来越难推进的现在，可以发挥设计的主观能动性来进一步提升芯片性能。

这里奇怪的是华为对外公布 “韬定律” 的这个时间节点：

我认为华为提出 “韬定律” 的最佳时间节点，应该是华为推出新款芯片或者新款旗舰手机的发布会上，先在发布会上介绍 “韬定律” 的概念，然后公布基于 “韬定律” 推出的新一代麒麟芯片或者 mate 系列手机，再展现基于 “韬定律” 研发的芯片性能和手机性能提升具体如何。

这样做既可以展现华为自身强大的竞争力，又展现华为在国产自主研发上的探索努力，还能起到非常好的营销效果吸引一大波粉丝流量，就像当年华为推出 mate40 和麒麟 9000 芯片的时候引发的惊艳轰动那样。

而现在华为提出 “韬定律” 就显得很干，因为华为现在并没有掏出实质性的对应产品，单单端出来一个 “韬定律” 很容易让别人觉得在 “指点江山” 和“炒概念”，目前来看业内人士咋想的不知道，A 股和散户的反响是挺强烈的。（当天 A 股就套牢了一大批散户，被散户们戏称“套定律”）

知乎用户 精神病院院长 发表

看了一下

发现支持的都在有理有据的输出分析

反对的都在毫无章法的输出情绪

有意思，这本身就比τ定律来的有意思

再看看国外，猛然有种虚假感，咋酸的大多是国内 IP 呢？

知乎用户 芯垒 发表

坐过渡船的人应该很容易理解。

现在半导体制程就是河面宽度，制程越高，河面越窄，往返一次越快，对应频率越高。

逻辑折叠，很多人一眼看去立马想到堆叠，然后再光速转到 AMD 等，最后得出一个无用论。

这个可以理解，大家都是工作，要吃饭的嘛。

逻辑折叠，其实是一种变通，把渡船的固定班次改为动态调节的。

有没有遇到一种情况，假如船十分钟一次，二十分钟一往返，靠岸时间不计，你刚到码头，船走了，这时你要等多久？

整整两个班次减一秒。

但是如果他愿意多等你一秒，你速度快了多少？几乎快了一倍！

这就是逻辑折叠，而不是简单把芯片折叠起来就可以了。

这里的难点，一个是逻辑单元的互联，另一个是对时钟与数据权重的把控，需要物理层，指令集，协议层，通信层，系统层，应用层，全域贯通。

为什么西方搞不定的原因找到了吧，并没有这样一个公司，苹果，英伟达，AMD 都或多或少差点环节。

时钟不仅仅是多相且动态的，还要单个相位可控制，占空比可调，没有对通信技术的绝对把控，这根本没法玩。

除非美国的几个巨头没事干，现在就联合起来，劲往一处使，那肯定可以成功。我不是不相信他们，就是想开开眼。

六国攻秦的故事再次重演罢了，谁来打头阵呢？

知乎用户 哈利波特Hu 发表

你打开你的手机壳，拆下手机芯片，放在电子显微镜下放大100万倍，却发现号称3纳米工艺制造的芯片里竟然找不到一个3纳米组件。

当你气愤地质疑厂家虚假宣传时，突然发现说明书上在3纳米前面赫然写着“等效”两个字，深谙营销话术的你这才明白，原来坑在这儿。

上到台积电、三星这种代工厂，中到骁龙、苹果这些芯片厂，再到各大手机厂，这种文字游戏已经玩了10几年了，当然华为也在其中。

不过从今年开始，华为就不用再跟他们这么玩，而是另起一桌玩“韬定律”去了。

一切要从晶体管的结构说起。

芯片里最基础的元件叫晶体管，你可以把它想象成一个微型水龙头。

电流从一头的源极流到另一头的漏极，中间有一个叫“栅极”的开关。

栅极的长短，直接决定了这个水龙头的开关速度和耗电量。

栅极越短，电流从源极到漏极跑的路程就越短，开关速度就越快，同时耗电也越少。

所以，几十年来，芯片工程师的核心目标就是把栅极越做越短。

在早期，这个目标非常纯粹。

1970年代，英特尔的4004处理器用的是10微米工艺，1微米等于1000纳米。

到了1990年代，工艺进入350纳米、250纳米。

2000年代，进入了130纳米、90纳米、65纳米、45纳米。

在这个阶段，“纳米”这两个字是实打实的物理尺寸。

如果你有显微镜，真的可以在芯片上量到那个栅极的长度，标成45纳米就是45纳米。

这个数字和性能提升是严格对应的，所以大家都认。

转折点出现在2011年左右。

当时台积电和英特尔在向28纳米这一代进军时，撞上了一堵物理墙。

栅极越短，控制电流的难度越大，漏电问题越来越严重，功耗降不下去，性能也上不去，这个问题叫“栅极氧化层漏电”。

解决的办法是改变晶体管的结构，从原来的平面晶体管转向一种叫FinFET鳍式场效应晶体管的新结构。

简单说，就是把原来躺平在平面上的沟道“立起来”，像鱼鳍一样，这样在不增加芯片占地面积的前提下，增加了栅极与沟道的接触面，恢复了对电流的控制力。

结构变了之后，问题来了，栅极长度不再是决定性能的唯一因素，同样28纳米宽度的栅极，鱼鳍性能就是要比平面好。

可大众早就习惯了用工艺节点衡量芯片先进性，如果你说你的工艺节点没变化，只是结构变了，大家不会买账，芯片卖不出去。

为了降低沟通成本，厂家还得硬着头皮用之前的标准，但“节点”该怎么算？

于是从20纳米这一代开始，芯片厂商想出了一个办法，不再按栅极的实际长度来命名，而是按“等效密度”来命名。

什么叫等效密度？

就是你这代工艺的晶体管密度，相当于假设我们继续按旧工艺的栅极缩小规律，要达到这个密度所需要的那个数字。

换句话说，它成了一个“换算出来的”代号。

到了16纳米、14纳米这一代，实际栅极长度早就不止16纳米了，甚至有20多纳米，但厂商说我这代工艺的密度相当于旧工艺16纳米时的水平，所以就叫16纳米、14纳米。

从这以后，“纳米”这个字，就正式脱离了物理测量的标签，变成了一个纯粹的性能代号。

到了7纳米、5纳米、3纳米这一阶段，更是彻底放飞了。

台积电的7纳米工艺，实际晶体管的最小金属间距大约40纳米，栅极长度大约22纳米，跟7纳米完全不沾边。

它为什么叫7纳米？

因为这是台积电自己定义的一个叫“N7”的工艺平台，这个平台的性能和密度，在营销上对标的是“等效7纳米节点”的预期。

也就是说，“7纳米”这个数字本身，已经变成了一个品牌名。

就像英国有个知名健康饮品品牌，就叫Innocent，翻译过来是“纯真”，所以它的果汁叫“纯真果汁”，但果汁未必是纯天然真果汁。

到了5纳米，实际密度比N7提升了约1.8倍，但栅极长度依然远远大于5纳米。

到了3纳米，台积电自己的说法是“在同等功耗下性能提升10-15%，在同等性能下功耗降低25-30%”，但栅极的物理尺寸是多少呢？

已经不公开了，也没人在意了。

英特尔以前一直想坚持“真实纳米”的路线，他们叫自己的10纳米工艺就是10纳米，但实际密度对标的是台积电的7纳米。

结果消费者不买账，觉得你10纳米比人家7纳米大，肯定不如人家先进。

最后英特尔也扛不住了，放弃了节操，跟看叫Intel4、Intel3、Intel 20A。

20A就是20埃米等于两纳米，相对于等效纳米，人家已经进化到了等效埃米。

你看，连纳米都不直接给了，要搬出一个"A”来抢占概念高地。

所以，现在所谓的“3纳米”、“2纳米”工艺，本质上就是一个“代际性能标签”。

当你听到“3纳米工艺”时，你真正要知道的是，这个工艺相对于上一代5纳米，在同样功耗下性能提升了百分之十几，在同样性能下功耗降低了百分之二三十。

它不代表芯片上任何一个部件的物理尺寸是3纳米。

实际上，3纳米工艺的晶体管栅极长度，仍然可能大于20纳米。

真正缩小的是晶体管之间的间距和密度，而不是那个“纳米”数字。

三星甚至更加离谱，它的3纳米GAA环绕栅极工艺，是一种比鱼鳍更先进的工艺，原理差不多，但栅极跟沟道接触面积更大。

号称是“全球首个3纳米GAA”，但实测晶体管密度甚至还不如台积电的5纳米。

这时候华为站出来了，既然几纳米工艺节点的说法已经完全没有意义了，那老子为啥还要跟你扯这个蛋呢？

于是适时推出了所谓“韬定律”的概念。

其实站在华为的角度也很容易理解，毕竟我们的EUV光刻机被美国卡脖子，现在只有DUV光刻机。

EUV光刻机的波长13.5纳米，这个波长除以数值孔径，再乘以工艺因子，就是真实光刻分辨率，现在能做到14到16纳米。

如果你去看台积电等效3纳米工艺的芯片，栅极长度大概就在这个范围。

而DUV波长193纳米，就算用上浸润式工艺，等效波长依然是134纳米，基础就比人家差了10倍，就算多重曝光，在分辨率上依然吃亏。

可既然大家都不是真实纳米数，我们用这个标准又天然吃亏，那为啥还要用呢？

干脆换个标准，另起一摊，于是有了“韬定律”。

在制程工艺落后于竞争对手的情况下，通过架构创新和软硬件深度融合，实现芯片性能的持续倍增。

简单说就是“工艺不够，架构来凑”。

当然，这背后也确实有摩尔定律日渐失效的原因，当晶体管尺寸接近物理极限，继续靠缩小制程提升性能的成本已经指数级增长，而靠优化设计、提高效率的收益空间仍然巨大。

华为海思在2019年被美国列入实体清单后，失去了台积电的代工服务，制程工艺被卡在DUV多重曝光等效7纳米附近。

这玩意说起来可真是拗口，为了少说点废话也确实该换个标准了。

面对这一困境，没有选择放弃高端芯片，而是将研发重点从“堆工艺”转向“堆架构”。

这就像当年DeepSeek绕过英伟达的CUDA，直接用PTX汇编语言操作GPU，从而以十分之一的成本实现同等性能一样，华为也在做着类似的事情，绕过对先进制程的依赖，用设计换性能。

在新的架构设计中至关重要的概念叫“逻辑折叠”。

物理层面上，这是一种从设计源头重构芯片拓扑的3D架构，核心思想是将传统二维平面布局的关键逻辑路径，在三维空间中进行垂直堆叠与重组，以极大幅度缩短信号传播的物理距离和时间延迟。

在麒麟2026上，华为采用了保守的局部折叠方案。

并非将整个芯片堆叠，而是选择性地对CPU、SRAM等核心模块的关键路径进行双层折叠。

这使得需要频繁通信的模块在垂直方向上紧邻。

该架构使时钟缓冲器数量减少50%以上，时钟偏移降低25%，布线长度缩短约30%。

对于SRAM，访问速度提升超过40%，每比特能耗降低。

逻辑折叠的物理实现，依赖于两项尖端的封装互连技术。

首先是超精细间距混合键合。

这是实现两层有源硅片面对面直接互连的核心。

麒麟2026采用的铜铜混合键合间距达到了1.5微米，而芯片顶层金属的布线间距是720纳米，两者已经非常接近。

这使得层间互连的“布线开销”几乎消失，实现了近乎理想的垂直信号传输。

所谓的混合键合，你可以理解成一种超精细的焊接技术，触点间实现分子级连接，其他区域通过特殊胶粘合。

其次是硅通孔TSV技术。

用于穿透硅片，实现不同堆叠层之间的供电和全局信号连接。

这玩意有多难呢？

可以说是从底层彻底重构了芯片设计，因为压根就没有EDA能做这个事。

现有的电子设计自动化工具全部为传统二维平面芯片设计，没法处理三维体积内的布局、布线和时序收敛需求。

全尺寸逻辑折叠要求将多个堆叠芯片视为一个连续的设计实体，需要全新的3D原生、多物理场仿真工具链。

工艺上则需要将来自不同批次、甚至不同工艺节点的晶圆进行键合。

这些晶圆在阈值电压、驱动电流、互连RC参数上的偏差，远大于单晶圆内部的偏差，会严重影响时钟分布和保持时间裕量，导致设计失效。

每个混合键合点和TSV都会引入额外的电阻和电容，TSV周围的“保持区”还会占用宝贵的标准单元空间，必须在设计中进行精确权衡。

此外，将晶体管在垂直方向密集堆叠，导致单位面积热功耗密度急剧上升。

如何将芯片内部产生的热量高效导出，是保证性能稳定和不降频的关键。

性能提升10倍可能伴随功耗同步提升10倍，这超出了移动设备的电池和散热极限。

同时，超精细键合工艺难度极高，多层堆叠导致良率挑战巨大，成本远高于传统平面芯片。

不光是硬件难，在软件层面，逻辑折叠也构建了一套全新架构。

传统芯片设计中，晶体管在执行任务时，绝大多数时间是闲置的。

比如一个负责浮点运算的单元，可能在完成一次矩阵乘法后就空转到下一次调用。

逻辑折叠技术的核心，是给芯片设计一个“智能调度中枢”，它能在纳秒级的极短时间内将不同的功能单元进行动态复用。

当某个单元完成计算后，硬件资源不闲置，而是立即被“折叠”到下一个任务中，在不同时间片里承担不同逻辑功能。

这需要三个层面的配合。

一是精密的硬件调度器，能够在指令流中预测资源空闲窗口。

二是编译器，能够将高级语言代码自动转化为可折叠的指令序列。

三是操作系统级的中断和任务管理机制。

显然，想要突破这一系列难点，不光是硬件或软件单方面的事，而是需要所有层面的协调配合。

那么现在我们就可以回答你关心的那个问题了，为什么是华为提出韬定律，而不是其他人呢？

答案很简单，因为只有华为具备从芯片设计、封装制造到终端产品和操作系统的全栈能力。

这使得它可以在系统层面，而不仅仅是从芯片层面，进行功耗、散热和性能的协同优化，为逻辑折叠这样的激进架构提供落地土壤。

相比之下，三星没有操作系统，苹果没有封装制造，都缺了一条腿，更不用说其他厂家了。

华为甚至针对EDA工具缺失，单独开发了内部工具，用以进行3D架构设计，这种能力更是让其他玩家望尘莫及。

有些人说华为这也是在玩概念营销，咱们退一万步说，就算是概念营销吧，至少不比“等效3纳米”的概念更扯淡吧？

这次发布会还有个好消息，看华为的技术路线图，到2030年晶体管密度接近300个单位，每个单位是百万晶体管每平方毫米，2031年更是突破400个单位，那就是等效1.4纳米工艺。

那是不是说明国产EUV光刻机在2030年就要量产了呢？

有了EUV光刻机，有了自研支持3D架构的EDA，岂不是就轮到我们卡美国脖子了？

当然了，我们不会这么做，因为在需要卡脖子之前，早就已经把他卷没了。

可不光是手机芯片，AI芯片才是大头，届时Deepseek卷算法，华为卷算力，政府卷大基建，那画面不要太美。

知乎用户 冰心 发表

昨天有人问我比肩摩尔定律的韬定律是啥？

我第一反应就是啥玩意能够比肩摩尔定律，这不就是自媒体+沸腾体吗？

直到，我看了何庭波的演讲全文。

我将收回我的第一句话。

这个自媒体沸腾体的时代，众多不明真相的“爆了”，“重大突破”却掩盖了真正改变未来10年甚至20年集成电路发展的技术。

看完何庭波的演讲。

我认为，Logic Folding毫无疑问是逻辑设计领域的未来10年最有前景的技术。

比肩FinFET，超过GAA。

很巧妙，也很霸道。

为什么巧妙，为什么霸道，这个我们后面挨个解释。

第一个问题，logic folding是什么？

下图就是我们常规的芯片设计剖面图：

最下面是晶体管层，

中间是金属层（M1,-M10），用于布线连接晶体管。

最上面是bump层，用于和基板连接或者连接别的die；

集成电路几十年来一直就是这么设计的。

直到有一天，

聪明的你，想到了提升集成度方法。

把两个硅片，其中一个倒扣在原硅片上，两个通过bump互联。

我们得到了原始的logic folding。

这样好处立竿见影，在晶体管尺寸不变的情况下，晶体管的密度立马增加了一倍。

懂行的同学马上就会有另外一个问题。

那就是，这不就是逻辑电路（logic）的3D堆叠吗？

怎么就是韬定律？

怎么就比肩摩尔定律了？

如果到了这个层次，说明真是行家，起码是懂集成电路的。

简单的说，我觉得说是logic folding是逻辑电路的3D堆叠也算不上大错，本质上也是这个技术路线上的产物。

况且在何庭波的演讲中，她也提到了那些3D技术路线（HBM，VRAM）。

例如我们大家都知道在DRAM和FLASH中，都有了3D堆叠的技术。

这里面最成功的用于GPU/AI芯片的好伴侣——HBM。

如下图所示，HBM就是用了多个DRAM DIE的3D堆叠，中间通过TSV进行互联。

从这个意义上来说，Logic Folding是也是3D的。

只不过是将逻辑Die也做成了多层的堆叠？也就是logic die（逻辑芯粒）的3D堆叠。

这是很有突破性的，毕竟之前没有人将logic die也做了3D堆叠。

但是，真是这样吗？

我的看法是，logic folding 不是logic die folding。（逻辑芯粒的折叠）

虽然看起来差不多。

但是，这两个有着本质的区别。

为什么有本质的区别？

这个是TSMC的SoIC，可以看到，这个就是多个logic die的stack（堆叠）

而logic folding不是logic die的stack（逻辑芯粒堆叠）

而是logic circuit stack。（逻辑电路堆叠）。

我知道，这句话有点绕。

通俗的说，就是前者属于多个芯粒的堆叠，后者是多个逻辑单元/电路（logic unit/logic circuit）的堆叠，最后仍然属于同一个芯片（同一个SOC范围之内）。

这么说不直观，我们来说个直观的。

下图来自何庭波的演讲PPT

这个图画的特别好，其实很多人没有注意到。

上下两层晶体管之间是布线的金属层。（晶体管层+金属布线层就构成了传统的硅片，这个参考我们开头介绍的图）

两层硅片通过HB进行键合。

何庭波在演讲中提到，键合和top metal的pitch尺寸关系要<3。

top层metal布线pitch在700nm

而键合是HB pitch要<2um,实际做到的是1.5um。（也就是1：2）

在PPT中，在HIB和top metal层的pitch尺寸关系开始时1：3，最后趋近于1:1的情况。

HB和top metal层的pitch尺寸关系最后趋近于1:1；

键合层和顶层metal的尺寸一致，那这个代表是什么意思？

也就是说，上下两层top metal层实际上可以看做是一个统一互联层。

那么可以近似等效为，上下两个硅片，共享一个TOP层，如前面讲的M10。

在logic folding之后，有个统一的TOP层进行互联。

这个有什么好处，不就是互联吗？

这个互联有大用。

做过大型SOC的同学都知道。

我们做大型SOC时，采用的是down-top的思路。

什么down-top？

如果一个大型SOC中，有CPU，GPU，NPU，DSP，基带，DDR_if等等外设。

总是先分别把每个单元，单独harden。（第一步：ip harden）

然后再在顶层top层进行互联集成。（第二步：top connect）

在后端设计时（以10层metal为例），IP harden时，也就是第一步，只使用了M1-M7。

而第二步，top层的M8-M10是用于在TOP层的全局互联和电源。

这些通常用于时钟，总线，电源等等。

既然，全局的布线用的是M8-M10.

那么，通过HB 使得最上面的M10变成了一个统一的布线层。

就可以做电路模块之间的互联。

于是，在SOC设计时，聪明的你想到：

可以将CPU，NPU，DSP放下下面的硅片上。

而GPU，modem，DDR_IF放在上层的硅片上。

如下图所示：

由于，模块设计天然的高内聚，低耦合的特性。

最终，模块之间就是总线，时钟，电源的互联。

这些都可以放在M8，M9，M10上，巧了吗不是，传统的SOC也就是这么设计的。

由于M10是统一的布线层（通过HB连接）。

那么事实上，folding之后的SOC的设计就从平面布线，转到的三维布线。

（这些需要EDA工具支持，从这个角度看，华为不但搞定了制造厂，还有EDA工具也是自己要搞定的–不是一定是自己搞，但一定是自己搞定的。）。

这个其实就是我说的，很巧妙也很霸道的地方。

巧妙的是在SOC的芯片流程上，四两拨千金：

还是原有的流程，先把模块做好，block harden，再进行全局互联。

最大限度的复用了之前SOC设计的流程，

先把模块做好，只是在top connect这个阶段，引入了3D的操作。

霸道的是，通过HB的技术。

实现了等效于M10布线的密度。

在何庭波眼见的PPT里面，也有类似的表述，就是实现总线互联的SkyBridge，以及时钟互联的SkyClock。

总线，时钟，这本身就是Top Metal本身要做的工作。

只不过，原来的一层top metal，现在变成了2层top metal通过HB互联。

这个思想是深谙集成电路后端的设计规律的。

当下的技术水平，目前是M10的互联。

关键是，何庭波的演讲中提到，以后可以做到M5-M8的互联（当然包括M9），估计在下一代或者下下代实现。

如果实现了M5-M8的互联。

那么就会有更牛的效果。

也就是，同一个block不同寄存器（register）可以放在上下不同的硅片上（substrate）。

这样就能更进一步降低时延。

解决芯片越做越大，在平面上时序没有办法收敛的问题。（毕竟，谁也不能传输速率高于光速。）

上图中，如果是平面上，两个寄存器的距离决定了他们之间的延迟，也就是最高频率。

这个就是频率墙。（为什么不放近一点？答案是这个牵一发而动全身，近了这个寄存器，就有更多的寄存器要更远了。应为平面上，放置多少寄存器是有数的。）

而上图中，3D立体布线，就可以减少时延。

你可以想象一下。

十个人站一排，最远距离和十个人站两排的最远距离的不同？

这个图就能清楚解释，为什么用logic folding能够降低时延。

也能解释我刚才括号中啰嗦的解释，

为什么20个人站一行的情况下，没有办法压缩1和20号之间的距离，因为即使把这两个人放一起，就会把别的人放在了边上，最大距离不变。

到了这里，相信大家明白了都为什么是logic circuit folding而不是logic die folding。

本质上，logic folding就是通过更高密度的HB实现了类似于top metal布线的密度，从而达到了更多层硅片的互联。

所以：logic folding通过HB互联带来了，更高的密度，更低的延迟。

到这里，我们就可以理论上解读一下PPT上的内容：

传统的先进工艺主要通过缩小栅极长度和标准单元高度来提升 2D 平面的晶体管密度。

而 Logic Folding 的核心思路是三维逻辑电路堆叠：

双层逻辑架构： 将原本在单一硅平面上展开的逻辑电路网络“折叠”，并堆叠成上下两层的物理结构（Dual-layer framework）。

垂直互连缩短关键路径： 在传统 2D 布局中，相距较远的逻辑门之间需要依靠漫长的片上连线（Wire）。在双层架构中，数据可以通过中间金属层（Middle Metal Layer）进行垂直迁移。这种 Z 轴的直接贯通，大幅缩短了关键路径（Critical Path）的布线长度。

降低 RC 延迟墙： 随着制程缩小，互连线变细导致的电阻（R）和电容（C）急剧上升，RC 延迟已成为限制芯片性能的核心瓶颈。Logic Folding 通过物理缩短连线距离，有效降低了信号传输的电阻和电容负载。

到了这里，最后一个问题就简单了

为什么这个技术可以到1.4nm。

首先各位做过先进制程的同学都知道，业界说的1.4nm是等效1.4nm工艺节点。

也就是每平方晶体管密度达到百万晶体管每平方毫米（MTr/mm2）就达到了相应的节点。

以下是 TSMC、Intel 和 Samsung 在各大主要先进制程节点的等效逻辑密度估算：

所以，有了logic folding，就如同开了作弊器一样。

别人都是单平面的，而logic folding是2层，以后可能还有4层，8层。

这个晶体管密度直接就是翻倍的。

搞所谓的等效密度，就是手到擒来。

所以，从华为的资料上可以看到，如果叠两层，晶体管密度直接从155M Tr/mm2直接飙升到 238MTr/mm2 。

为什么不是翻倍，我怀疑把多重曝光去掉了，良率提升了，单层的逻辑密度也没那么高。

主要通过logic folding实现的。

后面的规划中，有4层，未来8层，总之可以值得期待。

最后一个问题。

这玩意靠谱吗？是忽悠吗？

如果看到这里还觉得是概念炒作，我也没有办法。

回答是，百分之一万靠谱，没有任何的忽悠成分。

为什么，因为根据芯片工业的规律，在何庭波演讲的时候，芯片已经开始了小批量量产。

应该很快（半年内），我们就能看到量产的logic folding芯片，装在下一代的pura或者mate手机上，成为每个人都能获得的世界上一个采购logic folding的产品。

在这个意义上，在DRAM和FLASH之后，logic也终于进入了3D的时代。

我觉得，logic folding这个思路，没有在晶体管尺寸这个维度上继续卷，而是在3D路径上撕开了一个缺口，这个思路比GAA要强不少。（当然，Finfet还是要更伟大的）

在我心目中技术进度程度（Finfet > logic Folding > GAA）

GAA不是开创性的，Finfet 和 logic Folding都是开创性的。

摩尔定律说，18个月晶体管密度提升一倍，时延降低一半。

在发明50年后，摩尔定律已经蹒跚老矣，增加只能拼等效密度，时延也到头了。

韬定律说，预计18个月（18个月是我说的，也可能长，也可能更短），logic folding的层数翻倍，晶体管密度提升一倍，时延还要降低。

（有人说韬定律怎么能成为定律，其实摩尔定律也只是一个集成电路发展的总结，并不是一个严格推理公式，大家半斤八两。如果后续，2层，4层，8层的logic folding成了，那么真正的定律了。）

在这个满屏“爆了”、“震撼”的自媒体时代，真正能改变未来十年格局的技术，往往被淹没在口水里。

但Logic Folding不一样——它不是概念，不是PPT，它是已经量产、即将装进你下一部手机里的现实。

何庭波的演讲给后摩尔时代指了一条明路：

既然平面卷不动了，那就把芯片“叠”起来。

从FinFET到GAA，业界在晶体管尺寸上挣扎了太久；

而Logic Folding跳出这个维度，用三维互联撕开了一道口子。

这不仅仅是逻辑的3D堆叠，这是逻辑设计范式的根本改变。

知乎用户 独立思考明辨是非 发表

我自己照着 Unified Bus 的公开 spec 撸了一个 clean-room 开源实现 + 一篇论文（OpenURMA），所以借这个问题聊点不太一样的角度。

我翻了一下这个问题下的回答，发现一个现象：绝大多数都在从”半导体制造”的角度评价韬定律——工艺、制程、逻辑折叠、等效 1.4nm……这些当然重要。但周一这个定律一出来，我的第一反应反而是：这其实是一件系统和架构层面的事，可惜很少有人从这个角度讲。 这也是我写这篇回答、以及动手做 OpenURMA 的初衷。

提升系统性能，从来不是只有 “把芯片做得更先进” 这一条路。恰恰相反，这些年绝大多数实打实的性能红利，是从系统层面的改进和架构层面的优化里挤出来的。韬定律（τ 定律）真正值得关注的地方，不在”又能等效几纳米”，而在它终于给”用系统级的时间优化换性能”这件事正了名。

韬定律不只是”制造”的事

“几何缩微”（把晶体管做小）这条路，大家都知道越来越难、越来越贵——Dennard scaling 早就失效，摩尔定律也在明显放缓。所以华为提”时间缩微”替代”几何缩微”，本质上是承认了一件业界其实已经做了很多年的事：

当你没法靠工艺再免费拿到性能，你就得靠架构。

过去十几年算力的大头增长，有多少是来自新工艺，有多少是来自架构？看看 GPU/NPU 的崛起、专用加速器、片上互连的演进就知道了——很多是后者。所谓”2031 年等效 1.4nm”，重点在”等效“两个字：不是真把工艺推到 1.4nm，而是用系统级的手段，让芯片在同样（甚至更落后）的工艺上跑出等效的性能。

换句话说，τ 定律是在说：性能的下一个数量级，要去系统和架构里找。 这恰恰是计算机系统研究者最该兴奋、也最有发言权的地方，而不该把舞台完全让给制造工艺。

那”系统级的时间优化”具体长什么样？光喊口号没意思。我挑一个我觉得最干净的例子——Unified Bus（统一总线，UB）。

Unified Bus：一个被严重低估的系统级例子

UB 是华为这两年在 Ascend 950 这类 NPU 上已经量产的互连架构，协议规范 2025 年就公开了。但有意思的是：

spec 都公开这么久了，学术界对它的讨论几乎为零。

我觉得这事不太对——一个可能改写数据中心互连范式的架构，不该只活在 PPT 和规范文档里。它的核心思想，恰恰是 τ 定律说的”时间缩微”在互连这一层的极佳范例：不靠任何新工艺，纯靠重新设计抽象，就能把延迟砍掉好几倍。

所以过去几天，我干脆把官方 spec 喂给 AI（Pine Copilot 接 Claude Code），vibe coding 出了一个 clean-room 开源实现 + 论文，叫 OpenURMA：用 .clnp 元件描述把 UB 的事务层和传输层综合成 FPGA（Alveo U50）上的 RTL，再用 cycle-accurate 的 SystemC 仿真 + gem5 全系统仿真做端到端评测。整条链路 spec PDF → RTL → gem5 → 论文，全程几天。

为了不自说自话，我同时实现了一个同样干净室的 RoCEv2 RC（也就是传统 RDMA），跑在同一套工具链、同一套仿真参数、同一套测试框架下，做严格的 apples-to-apples 对比。而且这个 RDMA 基线不是我瞎编的：它复现出来的 ConnectX-7 级 RDMA WRITE 延迟，落在公开文献报告的 1.5–1.8 μs 区间内、误差 ±5%。基线是诚实的，对比才有意义。

下面是几个最能说明”架构 > 工艺”的结果。

结果一：延迟——砍掉的是”抽象的税”，不是”门延迟”

最经典的操作：CPU 去远端取一条 64 字节 cache line。

也就是说，走 UB 的 load/store 路径，比传统 RDMA 快 4.47 倍；而且整套实现只占一块 U50 FPGA 约 14% 的 LUT，能收敛到 322 MHz。

为什么差这么多？拆开关键路径就懂了：传统 RDMA 网卡挂在 PCIe 后面，一次远程访问的关键路径上要走五趟 PCIe——敲门铃（doorbell）、DMA 取工作请求、目标侧 DMA 读主存、初始侧 DMA 写回数据、DMA 写 CQE——光这五趟就 ~1650 ns。UB 把控制器直接放上片上总线，CPU 一条 ld/st 指令本身就是 verb，那五趟 PCIe 不是”变快了”，是直接消失了，只剩一次 ~30 ns 的片上总线穿越。

请注意：这 4 倍延迟，没有动任何一纳米工艺，纯粹是架构层面把”NIC 是 PCIe 外设”这个前提给拆了。 这就是”时间缩微”最朴素的样子。

结果二：连接状态——O(N+M) 而不是 O(N·M)

光延迟低不够，还得撑得住规模。传统 RDMA 每张网卡要维护的连接状态是 O(N·M)（N 个本地应用 × M 个远端主机），全互联场景下平方级爆炸。UB 把”每应用的端点状态（Jetty）”和”每主机的传输状态（TP Channel）”拆开，变成 O(N+M) 的加法关系。

差距随规模迅速拉开：

到 (1024, 1024) 这个点，UB 只要 110 KB（轻松放进片上 SRAM），RoCE 要 537 MB（只能溢出到主存，每次访问再多付一次 PCIe）。省了 4855 倍的状态。

这又是一次”靠架构、不靠工艺”的胜利：你不是靠把存储单元做小赢的，你是靠把连接抽象重新设计、把状态的税干掉赢的。

结果三：按需的一致性 + 真实系统验证

论文里还有第三条主线常被忽略：分级的 ordering 语义。UB 提供完整的 §7.3 排序面（四种服务模式 × 三种执行序 × Fence × 两种完成序），应用可以只为自己真正需要的那点一致性付钱——不需要强序的操作不用陪着排队。传统 RDMA RC 是”全局强序、没得选”，于是吞吐被每 QP 的序号串行化卡住。结果就是 UB 的 WR 吞吐高 2.80×。

而且这些不是只在一个理想化模型里跑的：我还用 gem5 全系统仿真，让两颗 ARM CPU 真的启动 Linux、加载驱动、跑真实用户态二进制，去打这套 SystemC 网卡——把”真实 CPU + 真实驱动在回路里”的软件开销也算进来了。三层保真度（RTL 面积/时序、SystemC cycle-accurate 端到端、gem5 全系统），每一层都配了一个对应的 RoCEv2 基线。

回到怎么评价韬定律

1. 别把它窄化成”制造的事”。 韬定律真正的潜台词是——当工艺红利见顶，性能要靠系统和架构来续。这是给系统研究者的一封邀请函，不是制造部门的内部备忘录。
2. 更多的系统性能提升，本来就来自系统层面和架构层面的优化，而不是只靠把芯片做得更先进。 UB 这个例子里，4 倍延迟、4855 倍状态、2.8 倍吞吐，没有一项依赖新工艺，全是架构重构的结果。这才是 “时间缩微” 最该被看见的形态。
3. 少看点发布会通稿，多看点能跑、能复现、能被人挑刺的东西。 τ 定律值不值这个名字，不该由发布会定，应该让社区把它拆开、复现、吵明白。

至少在我把这个开源实现做完之后，我是真信 UB 在互连这一层，是”用系统级时间优化换性能”的一个漂亮范例。

一点关于 “AI 做研究” 的题外话

一个月前我还顺手做了个 OpenClickNP——OpenURMA 就搭在它上面。它是我十年前在微软研究院做的 ClickNP（SIGCOMM 2016）的开源实现。当年那篇论文一直没开源。

但反过来看，这件事本身也挺说明问题：这波 AI 把 “复现一篇老论文 + 从规范做一套全新系统 + 写出论文” 的成本，实打实打下来了一个数量级。 把一份协议规范喂进去，Pine Copilot 接 Claude Code，几天之内出 RTL、出仿真、出可复现的数字——这在一年前是不可想象的。某种意义上，这也是另一种 “系统级的时间优化”：把做研究本身的延迟也砍了下来。

代码和论文都开源了，欢迎来 argue

• Paper：https://arxiv.org/pdf/2605.28717
• Code：https://github.com/bojieli/OpenURMA

知乎用户 秋天的金鱼 发表

怎么这么多nc评论？

论文预览版已经出来了，看一下这么难？让ai帮你看一下也行啊，，，

不看论文的话，还有三个月，新芯片就上市了，现在发这些nc言论是何意味？为了让别人给你搞合订本吗？

突破点还是在华为老本行—通信，，，

不是两个芯片放一起，那样没屁用，也不会提升密度，，，

突破点之一在于逻辑通路的立体化，大幅度降低了芯片内部的传输距离和通信时间，而2d芯片是做不到的，，，

更重要的是，这条技术路线每代成本降低30%，而台积电的路线，n3以下每代芯片成本至少翻倍

更新：从评论区找了几个代表性的质疑，说一下我个人的回答：

1.这玩意是不是和早就有的3D折叠一样？

不一样，B站很多视频已经讲了，可以去看。简单来说，如果非要说一样的话，那么认为它是广义3D折叠的一个分支也行，毕竟确实立体化了，除此之外就没啥一样的了。毕竟鸡也是恐龙的分支。

2.这玩意也敢叫“定律”？

答案很简单，这不是纯物理定律，是需要人去实现的技术路线，如果摩尔定律叫定律没啥问题，这也没问题，这两个概念本来就是对标的。

不投入人力物力去实现，定律就不成立；实现了，就成立。

3.是不是和英特尔的3D封装、AMD的V-Cache一样？这也能吹？

这个问题一说了，技术路线不一样。现在从另一个角度说一下。

华为现有的技术路线还和台积电一样呢，为啥你不认为华为造芯片能力和台积电一样？

这个道理简单的我都不想说：技术路线一样，技术不一样，效果就不一样，更何况连技术路线都不一样的呢。

说白了，技术路线不一样，能力不一样，造出来的东西不一样，把他们强行分到一个大类，然后说他们相等，正常人的逻辑应该没这么差吧？

如果你认为华为他们一样，你就让他们也能用7nm今年就实现等效3nm，承诺几年间实现等效1.4nm，我就信他们是同一个东西，华为就是抄袭之后炒作。

4.就一点，敢不敢测试

额，如果你没有其他意思，我的回答是：我也在等，还有三个多月实物就上市了，保底千万级别的出货量，想藏都藏不了。

5.我在等盘古大模型开源，我在等5g

答案是，不用等，前者现在就可以用，开源的事我也管不了。后者，我每天都在用，你如果还在用4g手机的话，那么你也可以换个5g手机体验一下，千元机就有5g功能

6.所以又赢了？又要吊打高通下一代旗舰芯片了？

我的回答是，这只是华为公布了自己的一条技术路线，是一个事实，和赢不赢没关系，不要赢学入脑，看到啥都想到赢，你是懂王吗？

我不知道能不能赢高通下一代旗舰芯片，华为早就只和自己比了，而且基本只说最终体验，也不会单独比较芯片的性能。何庭波说的新技术芯片的提升也是相对于麒麟芯片自己说的。

为什么要说“又”？注意点你获取信息的圈子吧

7.就算实现了，也只是等效

我的回答是：就算没实现，也是等效，芯片搞到现在早就是等效了，全行业都在用，，，

最重要的是，华为没有死等光刻机，没有选择跟随

知乎用户 小英 发表

τ 定律不就是 3DIC-STCO 吗？友商也可以做，为什么说它不一样？

如果只把 τ 定律理解成 3DIC、先进封装、STCO（系统工艺联合设计），或者把几颗 Die 摞在一起，那就把这个事情看窄了。3D 集成也好，Chiplet 也好，HBM 也好，光互联也好，系统级协同优化也好，这些东西全球头部公司都在做。Hybrid Bonding、TSV、3D stacking、NoC、光互联都不是新东西，那没错。底层积木很多都不是新发明。

高手都不傻，不存在只有一家企业看见未来，大家都知道这里有收益。STCO也不是海思自己提出来的。说大白话，芯片行业，也就是深圳，上海，台湾，韩国，日本这几个地方，都在东风射程覆盖之内。真正关键的问题不是这个技术以前有没有，而是你有没有能力把它们都改了，联合优化？

τ 定律，之所以是只有海思能做，是因为只有海思才可以把一堆过去分散在不同部门、不同公司、不同供应商、不同接口标准里的优化目标，重新拧成了一条线：所有层级都围绕“时间”来算账。

因为在大多数公司里，芯片设计是一场漫长的拼图游戏。CPU core 是一个 IP，NPU 是一个 IP，DDR controller 是一个 IP，PCIe 是一个 IP，SerDes 是一个 IP，NoC 是一个 IP，安全岛是一个 IP，缓存一致性协议有自己的边界，软件栈有自己的边界，封装厂也有自己的边界。大家都很专业，也都很成熟，但每个模块都有自己的交付合同、验证边界和可靠性假设。

你当然可以把这些模块摆得更近一点，连得更密一点，封得更漂亮一点，但你很难要求它们为了一个全局 τ 目标，把自己的内部逻辑、状态机、容错策略、内存顺序、错误恢复、冗余路径和软件接口一起重写。

华为海思过去几年，很多能力是被逼出来的：软件栈要自己做，指令集要自己定义，关键 IP 要自己掌握，SoC 集成要自己扛，互联协议要自己推，先进封装、3D 集成、光互联、系统 fabric、AI 芯片、CPU、NPU、内存子系统也都要自己打通。这个过程当然很苦，但苦到最后，会形成一种很特殊的技能点：全栈的联合调优能力。

韬定理，名义上是提出来一个全局时间的优化目标。

你不能说，“大家一起优化吧，干巴爹！”

而是，何庭波有这个能力命令各个层次的牛马们：

To架垢师A：这个核能不能为了 3D Logic Folding容错改一下？

To架垢师B：你这个 NoC 能不能支持坏链路绕行？

To架垢师C：你这个驱动能不能知道某个区域通信代价更高？你这个调度器能不能避开退化路径？

To架垢师D：你这个指令集能不能把内存语义表达得更清楚？做到3D-Native

To架垢师E：你这个Bios固件能不能上电以后把Parital Good，坏 TSV、坏 link、坏 bank 标出来？

这些问题，只有在全栈足够可控的时候，才问得下去。否则真的就是瞎扯了。

如果你能控制 NoC、内存系统、固件、驱动和调度器，打法就完全不一样了。上电测试发现某条跨层 link 不稳定，硬件可以标记它；NoC 可以自动绕路；固件可以记录拓扑状态；驱动可以把这块区域报告给 runtime；调度器可以少把关键任务放过去；系统软件可以把它看成一个“性能降级但仍然可用”的资源，而不是一个“坏了就死”的故障点。

如果某创业公司，也想搞3DIC。那么他愿意投入这么多钱把全部的IP都搞一波吗？比如你从赛灵思外购 SRAM IP。传统情况下，它交付给你的是一个黑盒：接口固定，时序固定，修复机制固定，能跑多少频率就是多少频率。

但如果 SRAM 被放进 LogicFolding 的关键路径里，事情就没那么简单了。某些 bit-line、word-line 因为 3D 折叠变短，访问频率可以提高；某些 bank 因为热环境不同，需要更细的监控；某些跨层路径因为 bonding variation，需要额外 margin；某些故障不能简单报 fatal，而要通过 redundancy 和 firmware 修复。这个时候，你希望 SRAM 不是一个“我交付了，你别碰我内部”的黑盒，而是整个 τ 优化链条里可以被协同调整的一环。

你要它为了你的 3D 可靠性和全局时间目标去改内部逻辑、改错误恢复、改冗余结构、改上报语义，基本上就等于让它把黑盒打开，重新参与你的系统架构。这个难度，不是技术上完全不可能，而是在商业协作、验证责任、交付节奏上非常不现实。

所以，友商当然可以做 3DIC，都有自己的全栈能力，英伟达有 GPU、互联、软件和系统；苹果有 SoC、系统和终端；AMD 有 chiplet 和封装；台积电有工艺和封装平台；英特尔也有工艺、封装和体系结构积累。可以做先进封装，可以做 chiplet，可以把 CPU、cache、HBM、I/O die 放在一起。但很多时候，这仍然是“把盒子叠起来”。

而华为海思的 τ 定律想做的，是“为了盒子叠起来以后还能可靠、高效、可降级地工作，把盒子里面也一起改”。它被迫把太多原本可以外包、采购、妥协的东西收回到了自己手里，于是反而拥有了一个罕见的全栈调整空间。

**这空间不是免费的，是被打出来的。**这里面确实需要一点“中央集权”和”四渡赤水“风格的技术主导。

知乎用户 发表

看起来，这是将“特定的芯片技术发展路线图”擅自命名为“定律”，相关新闻稿前后都应该打上黑框警告：商业广告。

相关预印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1]是一篇观点/展望文章，而不是研究论文。文章作者是华为公司董事、半导体业务部总裁何庭波。该文章在 2026 年 IEEE 国际电路与系统研讨会**（**IEEE ISCAS 2026）上进行了呈现。

文中给出两个等式：

τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system})

τn+1=τn/ατ_{n+1} = τ_n / α

对于第一个等式，函数 f 未定义，未说明四个参数用什么方法算出时间常数，这是个概念框架[2]。

对于第二个等式，文章称这是“一个有用的代际规则”，缩放因子 α 是特定于应用场景的，对功耗受限的移动设备[3]来说约 1.3 倍每年、对安全关键自动驾驶系统来说约 1.5 倍每年、对吞吐量可直接转化为经济价值的人工智能工作负载来说至多约 10 倍每年，称这些数字是从“迄今为止的生产经验”得出的，没有给出相应证据。

看起来，现存媒体和这里的大多数回答都没说出“韬定律”到底是什么。我可以从这两个等式出发将其自然语言化为：

• 在对延迟敏感的应用场景里，用某种方法算出的芯片系统延迟在技术进步下减半所需的时间取决于应用容忍度和经济价值，对于移动设备约 2.7 年，对于自动驾驶约 1.7 年，对于高价值人工智能工作负载约 3.6 个月。

摩尔定律的“每 18 到 24 个月翻倍”是从观测现象事后归纳的，“韬定律”若有观测现象支持，应当列出。

文中的核心技术主张是“逻辑折叠/LogicFolding”：

• 将数字电路、模拟电路、存储电路分布在垂直堆叠的有源层中，通过超细间距混合键合（hybrid bonding）连接各层，缩短关键路径的连线长度，从而降低电阻-电容延迟、提高时钟频率。

这就是“将本来平铺的电路竖起来放，缩短连线距离”。英特尔、台积电、AMD 等已经在量产产品中使用类似思路，例如英特尔的 Foveros 3D 封装、AMD 的 V-Cache. 华为似乎是在难以获得先进制程的情况下试图用难度更高的堆叠提高性能——将堆叠前置到逻辑层的工程难度比同行的技术高得多。这可能会在同样的等效晶体管密度下带来更高的功耗、更困难的散热、更长的设计周期、更低的良率——当然，这些问题都不是无法解决的，至少，文中描述的麒麟 2026 的性能并不差：最大主频 3.1 吉赫兹，晶体管密度 238 百万个每平方毫米、相当于号称“3 纳米”的水平，能效比上一代产品[4]提升 41%，静态随机存取存储器频率比上一代产品提升 40% 以上。目前不知道这在用户手中会不会需要额外散热来兑现。

文中还提到了统一总线（Unified Bus）与 Hi-ONE（光互连引擎）。这是将光互连推向“近封装”级别、用跨层设计换取功耗优化，是合理的工程方向。

文章第 4.3 节称，在 2.5D 芯片中，计算能力正比于面积，但是内存带宽、互连、供电受限于芯片周长，是线性增长的，这里的瓶颈与制程节点无关。解决方案是 3D Folding，将供电（背侧供电、集成 电压调节器）、高速内存（混合键合到逻辑）、光 I/O（Hi-ONE）从芯片边缘迁移到“垂直表面”，让这些资源也变成正比于面积，与计算能力匹配。这是正确的，是已知的封装物理学。

文章作者承认，工具链（电子设计自动化/EDA 不支持 3D 原生设计）、晶圆间工艺偏差、垂直互连开销、能效问题等都是“未解决的问题”，文章还自称是一份邀请。

按照新闻内容，2026 年秋季，我们就能在华为 Mate 90 系列手机上看到麒麟 2026 芯片，届时，能效比、发热控制等指标可以被第三方检验，我不认为这会出现明显货不对板、引来全网嘲讽的状况。

关于新闻稿里这句“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，所谓 1.4 纳米制程本就已经纯属营销话术，系统里没有任何部件的实际尺寸或间距是 1.4 纳米，所以对标这些玩意的话术几乎是任意的。

总之，如果不用这种哗众取宠的方式进行宣发，那么“逻辑折叠”没什么奇特之处，也不是假的。问题归结于华为的宣传部门在搞什么鬼。

参考

1. ^ChinaXiv:202605.00224
2. ^参数 τ_transistor 是晶体管的本征开关延迟，τ_circuit 是信号路径的电阻电容传播延迟，τ_chip 是计算和内存访问延迟，τ_system 是端到端的消息和同步时间，没有给出如何从物理参数（例如线长、电阻率、电容、门延迟）计算出 τ 的具体公式。时间常数 τ 是一个跨学科的概念，在不同领域有不同算法，典型定义是，对于一个按指数规律变化的物理量，其变化量达到总变化量的 (1 - 1/e) 或衰减到初始值的 1/e 所需的时间。
3. ^例如智能手机
4. ^麒麟 9030 Pro，下同

知乎用户 发表

过去六十年，半导体行业有一个非常霸道的潜规则：衡量先进与否的唯一硬通货，是工艺节点的数字。 3nm 比 5nm 先进，2nm 比 3nm 先进。客户问你芯片好不好，第一句话不是问性能，是问“几纳米的”。这套规则的好处是简单粗暴——一个数字就能横向对比所有人。坏处是，这把尺子是别人定的，而且它本身已经快用到头了。

为什么说尺子是别人定的？因为定义“3nm 到底是不是真的 3nm”的话语权，掌握在台积电、三星、英特尔以及背后的 IMEC 路线图手里。所谓的节点数字，从 28nm 以后就已经不再对应任何真实的物理尺寸，它本质上是一个营销标签 + 行业共识。共识由谁主导，谁就拿到了定价权和路线图制定权。

华为表示，我不再陪你们在这把尺子上较劲。直接把评价维度从“空间”拉到了“时间”。

传统的半导体演进，是死磕物理尺寸 LL：LL 越小，晶体管越多，速度越快。这是登纳德缩放定律的核心。但到了 7nm 以下，漏电、量子隧穿让继续缩小 LL 的边际成本高到离谱。

韬定律换了一个目标函数：不再死磕空间的 LL**，而是去优化时间的** τ\tau**。**

τ=R⋅C\tau = R \cdot C（时间常数）。这一步换得非常巧妙，因为它打开了整个系统的优化空间：

• τ\tau 由电阻 RR 和电容 CC 共同决定；
• RR 和 CC 的优化空间，不只在晶体管本身，还在互连、布线、堆叠方式、架构、总线协议……一路向上贯穿到系统层；
• 也就是说，只要最终的 τ\tau 在下降，性能就在提升，至于你用的是不是最先进的光刻机，不重要了。

所谓“逻辑折叠”（LogicFolding），通俗讲就是把原本平铺在二维平面上的电路，按逻辑关系折叠起来，让关键信号路径走最短的线。走线短了，RR 和 CC 都下来了，τ\tau 自然就下来了。

这套思路的精髓在于：它把“先进”这件事从一个单点指标，重新定义成了一个全栈系统工程。器件、电路、芯片、系统四个层级，哪一层挤一点，最后端到端的延迟就少一点。光刻机被卡住的部分，可以用架构和软件补回来。

讲到这里，才到我真正想聊的地方。

业内人都知道，一个技术路线能不能立住，从来不是技术本身决定的，而是它有没有一套能自圆其说的评估体系。摩尔定律之所以成为定律，不是因为它预测准，而是因为整个产业链——EDA 工具、IP 授权、晶圆代工报价、客户验收标准、资本市场估值模型——全都围绕“晶体管数量每两年翻一倍”这一条建起来了。它是一个自洽闭环。

中国过去几年最难受的不是造不出芯片，而是造出来的芯片没法在原有的评估体系里拿到“先进”的标签。你说我这颗芯片实际跑 AI 训练效率不输 H100，对方一句“你这是几纳米的”，整个对话就结束了。

韬定律真正在做的事，是给中国半导体产业搭一个属于自己的、可被验证的评估坐标系。

• 你用 τ\tau 来衡量，那“等效 1.4nm”就是一个可以拆解、可以测量、可以同行评议的指标；
• 麒麟今年秋天就要落地，381 款已量产的芯片作为先行案例，这个体系不是 PPT，是有数据点的；
• IEEE ISCAS 这个场合也选得很有意思——不是发布会，是国际学术研讨会。等于直接把这套体系递交给全球同行做学术意义上的“评议”。

这一步走出去之后，国内的客户、资本、上下游就有了一个新的对话语言。“我这颗是基于 τ 路径的等效 X nm”，比“我这颗是 N+2”要好讲得多，也更经得起拷问。

这套“评价体系重构”的战略构想确实高明，它为中国半导体产业搭建了一个难得的、自洽的评估坐标系。但构想越是宏大，我们越要冷静地问一句：它的脆弱之处在哪里？ 或者说，从“华为的定律”到“行业的定律”，中间横亘着哪些现实沟壑？

第一，等效不等于等同。所谓“2031 年达到 1.4nm 同等晶体管密度”，是在系统层级的等效，单看晶圆上的物理密度，差距可能依然存在。这对手机 SoC 这种功耗敏感、面积寸土寸金的场景，意味着你可能要用更大的 die、更复杂的封装去换性能。成本能不能压下来，是个巨大的问号。

第二，逻辑折叠的本质是“用设计复杂度换工艺差距”。这条路对设计能力、EDA 工具、软硬协同的要求极高。华为自己能玩得转，是因为它有海思、有方舟编译器、有鸿蒙、有昇腾全栈。换一家中小 Fabless，未必玩得起。 也就是说，这套定律在华为手里是定律，在别人手里可能只是参考。

第三，定律的生命力来自生态。摩尔定律牛在它绑架了全球产业链。韬定律目前还只是华为一家在喊，IEEE 的演讲只是开始。要让 EDA 厂商、IP 提供商、代工厂、客户都按这套语言重新对齐，至少需要五年以上的产业说服周期。 麒麟秋季那一颗芯片的实际表现，会是第一个关键验证点。

五、写在最后

看过太多“对标摩尔定律”的口号最后无声无息。韬定律会不会成为另一个口号，现在下结论太早。

但有一件事我比较确定。

我个人持谨慎乐观。

这种乐观，不是因为它已经成功了，而是因为它代表着一种可能：当你在别人制定的游戏规则里注定落后时，最聪明的做法不是去哀求那把尺子量得松一点，而是转过身去，论证并建立起另一把同样甚至更有效的尺子。

这是评估权的争夺，是话语权的迁移，也是被制裁六年之后，能想出来的、相当冷静也相当硬气的一手。从这个意义上说，无论韬定律最终能否成为“行业定律”，它都已经是“被逼出来的创新”开始走出自己路径的一个标志性瞬间。

知乎用户 发表

三进制计算机沸腾了一个周，东西呢？

知乎用户 发表

绝大多数人不适合看人民日报发表的《华为正式发表半导体领域新定律》这篇文章。人民日报是舆论顶层导向官媒，并非学术期刊与技术刊物。它的文章从来不做底层技术拆解，不讲公式原理，不客观剖析技术利弊。通篇只站在国家战略上传递态度和确立方向。有时候好像你是受众，但是实际上塔是讲给另一群人听的。

我就举个不恰当的例子：委内瑞拉的总统马杜罗被抓走之后，代总统罗德里格斯上台后，一边对外强硬喊话，要求美方立刻释放马杜罗；一边私下主动释放善意，寻求和美国谈判合作。实际上强硬表态，是讲给自己国民听的；合作示好，是讲给美国听的。

从本心来讲，她并不希望马杜罗回归掌权。但她必须公开发声营救，这是政治立身的底线。一旦沉默，国内民众会认定她依附美国、背叛国家，执政根基会瞬间崩塌。所以这番硬话，并非自愿，而是身不由己的政治表态。可国家现实处境摆在眼前，经济命脉、外部发展全都受制于美国。为了国家存续、稳住发展局面，又不得不低头沟通、寻求合作。

那么回到人民日报发表这篇文章那是说给谁听的呢。从时间线上我们可以梳理一下：

5月14和15日特朗普访华，中美虽然没有签正式条约/协议，但出了一揽子共识+机制+经贸安排，可以理解为“准协议”。耐人寻味的是在这份准协议里面，双方在经贸上同意互降关税、扩大农产品/航空贸易。但是在科技和芯片领域上只字不提EUV、先进制程，这就意味着美国没有解除芯片制裁。

我们在黄仁勋5月20日在CNBC专访的内容可以得到进一步验证。黄仁勋接受采访时候说“不要对我们重返中国市场抱任何期望。”而且明确了短期、中期，美国都不会放开顶级AI芯片对华出口。还说了一句：中国市场需求很大，我们已经撤离，基本上把那块市场拱手让给了他们（中国企业）。

然后今天5月25日，人民日报发表了《华为正式发表半导体领域新定律》，表明了我们态度，我们在科技技术方面至少是锁不死，很多人认为华为韬定律这类突破，不过是旧技术换包装、旧瓶子装新酒，始终盯着制程纳米、硬件参数做片面评判。但是单纯沉浸在表面的数据指标、硬件参数之中，眼界就太过浅薄片面了。

真正的技术革新，从来不是单纯堆砌参数、缩小芯片尺寸。底层逻辑重构、技术路径换道、架构思维颠覆，才是真正的降维突破。西方一直死守摩尔定律的物理极限，在微小制程里不断内卷；而我们跳出固有框架，重构技术发展逻辑。看似沿用成熟工艺，实则是重构底层技术范式，这早已不是同一维度的竞争。

有人又说每次都赢麻，我都麻了。我们也想躺平但不就是实力不允许吗？看这次特朗普来访问你以为是请客吃饭啊，在访问成行之前内部一系列沟通就已经形成初步共识了，才有中美访问，不可能说来了在谈。中美两国已经意识到谁也打不倒谁，芯片封锁和关税战这么惨烈的手段都已经用上了，历史上就没有见过两个国家这么肉搏的，然后互相缠斗了几任总统发现无法打败对手，那只能承认对手存在，然后战术上允许贸易流动，战略上竞争，管控分析，在这次经贸达成协议就可以窥见一斑。

知道这些背景后，我们来读一下这篇文章就通畅的多了，不用纠结技术。技术是为战略服务的。不是拼刺刀。

韬定律不是弯道超车，是直接换赛道，把美国用光刻机卡脖子的路给废掉了。

先看清：现在中美芯片怎么卡脖子

- 美国打法

攥死EUV光刻机，只许台积电、三星做3nm/2nm先进制程；用管制把中国锁在7nm/14nm成熟制程，逼你永远追不上、永远被卡脖子。

- 中国困境

先进制程造不了、高端芯片被限制；但成熟制程产能大、成本低、产业链完整，就差一条“不用缩纳米也能变强”的路。

- 摩尔定律现状

快走到物理+成本尽头：再缩尺寸漏电、成本爆炸，美国自己也快玩不动。

那韬定律怎么破局，核心逻辑：不卷尺寸，卷时间。

- 摩尔（美方路线）：把晶体管越做越小→塞更多→性能涨。

- 韬（中方路线）：不硬缩纳米，靠逻辑折叠、立体堆叠、少绕路，压缩信号时间τ→性能涨、功耗降。

美国比“谁更小”，中国比“谁更快”。

以前想做高端芯片→必须先进制程→必须买EUV→被卡死。现在成熟制程+逻辑折叠=等效高端性能。华为说2031年能做到等效1.4nm密度，全程不用EUV。这就等于绕开光刻机封锁，中芯国际这类国产厂就能造顶级芯片，美国管制直接“失效”。

所以未来全球两条主线并行- 美方：死磕先进制程，成本高、产能集中、管制重。中国韬定律+成熟制程+系统创新，成本低、供应链安全、生态灵活。从整个国家战略就可以知道这一布局已经很久了，从deepseek跑在华为上，到今天提出的定律。我相信后面还会有更多成果。我们面对竞争有的是办法，而不是只会升复仇血旗。

总结起来就是美国想用光刻机锁死中国先进制程，华为直接换赛道：不靠更小，靠更快。韬定律=中国在后摩尔时代的破局定律，也是半导体规则从西方垄断走向中西并行的起点。

知乎用户 发表

唉，我很早就看到了这个新闻，但是还是对华为的影响力过于低估了，错过了啊！

我认为还是因为上知乎太多，天天和华黑，极端米粉接触，影响到自己的判断了。

华为海思对中国半导体产业的价值和影响力远远远超过麒麟芯片本身。

什么叫影响力，这就叫做影响力，什么时候小米某个部门负责人也能够介绍一个新技术让一个行业的股票大涨或者大跌，我就承认小米和华为是同一个影响力的企业。

知乎用户 发表

这一次的弯道超车了，上一次还是光刻厂，再一次佩服华为的脑洞

知乎用户 发表

外国人由英特尔联合创始人戈登·摩尔（Gordon Moore）在1965年提出的一个经验性观察，就立马自己名字冠名 摩尔定律。

外国人习惯造神

中国人还是太腼腆了..这边命名就直指本质 时间（τ） …

神随心造物，人才喜欢造神

知乎用户 发表

我不是不相信华为真的

但是从那个mate60开始甚至更早吧，隔一段时间就一个新概念，反正名字都挺高大上绕口的

完了抖音评论区就开始团建顺便嘲讽一波小米，这里面有些现在都没下文了

总之保持独立思考，给真相以时间

知乎用户 发表

中译中，使用了全新的堆叠思路

把芯片的设计思路命名为新定律是否有些太逆天了

知乎用户 发表

查了一下

评论区一些在玄戒发布时期已经露头的芯片设计专家

竟然在这个问题下说自己看不懂

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为什么非让自己变成小丑🤡呢

华为是个有技术，有底蕴的公司，宣传自己的新技术，一个技术或者工艺的优化，挺好的事情。为什么非要夸张用“定律”这个词，拔高到不属于自己的高度，像个joker

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今天华为这个「韬定律」，我第一眼看到的时候，鼻子里其实哼了一声。

不是因为它不重要。

而是因为半导体行业里，凡是带「定律」两个字的东西，都很容易让人警惕。

摩尔定律已经够神了，黄仁勋后来又搞了个黄氏定律，现在华为又来了个韬定律，听起来像什么科技公司年会上的三件套，战略、愿景、定律。

但我仔细看完之后，感觉稍微复杂一点。

这东西不能简单说成营销话术，也不能立刻吹成中国半导体改写世界规则。

它更像是华为在一个非常艰难的位置上，给自己，也给中国半导体产业，重新画了一条路线。

不是继续死磕一个问题，我怎么追上最先进制程。

而是换一个问题，我能不能在制程追赶受限的情况下，用系统工程，把芯片的实际表现继续往前推。

这才是韬定律真正有意思的地方。

华为官方稿里讲得很清楚，韬定律的核心是用「时间缩微」替代过去的「几何缩微」。

大白话讲，过去半导体行业最熟悉的增长方式，是把晶体管做得越来越小。

从 14nm 到 7nm，到 5nm，到 3nm，到 2nm，大家盯着那个数字往下卷，数字越小，晶体管越密，性能越高，功耗越好，成本理论上也能摊下来。

这就是摩尔定律那条路。

但问题是，这条路现在越来越贵，也越来越难。

先进 EUV 光刻机、材料、良率、封装、电源、散热、互连，每一个环节都不是单点突破能解决的，越往后走，越像在一堵墙前面拿牙签挖隧道。

所以华为这次说，别只盯着几何尺寸了。

我们盯时间。

信号从这里跑到那里，要多久，数据在芯片里绕一圈，要多久，计算节点之间通信，要多久，软件、架构、芯片、系统能不能一起配合，把这些等待时间压下去。

这就是 τ，时间常数。

说得再土一点，过去大家是在问，房子里的每一块砖能不能更小。

华为现在是在问，住在这个房子里的人，能不能少走弯路。

这个视角挺重要。

因为很多时候，芯片慢，不是某一个晶体管不够快，而是数据在路上耗死了，你把计算单元堆得再猛，数据送不过去，指令排不好，内存访问乱成一锅粥，最后还是堵。

这就像一个公司招了一堆很强的人，但流程烂，会议多，审批慢，最后大家都在等消息。

人很强，系统很慢。

半导体也是这样。

所以韬定律不是说，我绕过物理规律了。

它更像是在说，既然几何缩微越来越难，那就把器件、电路、芯片、软件、系统全部拉进来，一起减少无效等待，一起压缩信号传播的时间。

这话听起来没那么性感。

但很工程。

我反而觉得，这里面有一种很华为的味道。

不是那种突然发明一个仙术，明天打穿台积电。

而是，我知道我被卡在哪里，我也知道短期内拿不到所有牌，那我就把手里每一张牌打到极限。

这里面最关键的词，是逻辑折叠。

华为说，逻辑折叠可以突破传统平面布局的边界，缩短关键路径的走线长度，降低信号传播的电阻和电容负载。

听着有点绕。

你可以想象一张城市地图。

过去芯片上的电路像摊在一张大平面上，A 点到 B 点要横穿几个街区，现在你把城市重新折叠一下，把原本离得很远但经常互相通信的地方放近。

路短了，延迟自然就低。

这不是魔法。

这是空间组织方式的改变。

当然，说到这里必须踩一脚刹车。

韬定律现在最容易被误读的地方，就是那个 2031 年达到 1.4nm 制程同等晶体管密度。

很多标题一出来，就变成了华为要在 2031 年造出 1.4nm 芯片。

这就有点危险了。

同等晶体管密度，不等于同等制程。

密度，不等于完整的 PPA，不等于性能、功耗、面积全部等价，也不等于量产良率、成本、生态全都追平。

一个芯片能不能用，不只看晶体管塞了多少。

它还要看频率能不能上去，功耗压不压得住，热能不能带走，良率够不够，成本能不能接受，软件栈能不能吃满，供应链能不能稳定。

半导体这个行业最讨厌的地方就在这里。

它从来不奖励单点英雄主义。

你在某一个指标上打出漂亮数字，不代表整套系统已经赢了。

所以我对韬定律的评价，大概是四个字。

方向对，但别神化。

方向对在哪里？

它承认了一个事实，半导体竞争已经不是单纯的制程战争了。

先进制程当然还重要，极其重要，但它不是唯一答案。

苹果为什么能把芯片做得强，不只是因为台积电工艺好，还有它从 iOS、编译器、芯片架构、内存管理、整机设计一路打通。

英伟达为什么能在 AI 时代这么猛，也不只是因为 GPU 本身强，还有 CUDA、NVLink、网络、集群、软件生态、开发者心智。

现在华为讲韬定律，真正想争的不是一个物理学名词。

它想争的是产业叙事权。

过去全球半导体的主叙事是，谁掌握最先进制程，谁就站在山顶。

现在华为说，山顶不止一座。

你可以沿着几何缩微往上爬，我也可以沿着时间缩微，系统协同，逻辑折叠，架构优化往上走。

这个叙事很有价值。

尤其对中国半导体来说，它至少提供了一种不那么窒息的想象。

不然大家永远卡在一个问题里，EUV 没有怎么办。

这个问题当然要解决。

但一个产业如果每天只盯着自己没有什么，会很容易陷入一种精神内耗。

韬定律的好处是，它把问题从我没有什么，改成了我还能优化什么。

这一下，气就顺了很多。

但它的问题也在这里。

因为叙事太漂亮的时候，最容易遮住细节。

韬定律要真正成立，不能只靠发布会，也不能只靠几个好听的词。

它需要被验证。

逻辑折叠到底能带来多少面积收益，多少性能收益，多少功耗代价。

不同类型芯片上是否都适用，还是只适合某些特定场景。

增加设计复杂度之后，验证成本会不会爆炸。

和先进封装、3D 堆叠、Chiplet、HBM、片间互联放在一起，会不会出现新的瓶颈。

还有最现实的，量产良率怎么样，成本怎么样，开发周期怎么样。

这些问题不性感，但这些问题才是真正决定它能不能从口号变成产业规律的东西。

你看，摩尔定律最厉害的地方，不是摩尔说了一句话。

而是整个产业链真的围着它跑了几十年。

设备厂、材料厂、EDA、晶圆厂、设计公司、封测厂、软件生态，所有人都相信这个节奏，然后一起把它变成现实。

所以一个新定律能不能成为定律，不取决于它发布时多响。

取决于它有没有让产业形成新的共识和新的行动节奏。

韬定律现在还处在第一天。

今天是 2026 年 5 月 25 日。

它刚被说出来。

现在就盖棺定论，太早了。

但我愿意给它一个比较积极的评价。

因为它至少把中国半导体的表达，从追赶焦虑，往工程创造上推了一步。

以前我们聊国产芯片，很容易聊成一种苦大仇深的叙事。

被卡脖子，所以必须突破。

这个当然没错，但总是这么讲，讲久了会累。

韬定律稍微不一样。

它不是只说我要补课。

它说，我要重新定义一部分题目。

这个动作本身就挺重要。

一个产业真正成熟的标志，不是永远在回答别人出的卷子。

而是开始提出自己的问题。

当然，提出问题不代表已经解出答案。

所以我觉得最好的态度是，既不要冷嘲热讽，也不要热血上头。

别看到华为两个字就自动开喷，也别看到 1.4nm 就自动高潮。

把它当成一个工程假说。

看它接下来几年能不能交作业。

2026 年秋季那颗采用逻辑折叠技术的麒麟芯片，是第一个观察点。

后面 AI 计算芯片、灵衢总线、超节点互联、全栈协同的实际表现，是第二个观察点。

再往后，第三方拆解、实测、开发者反馈、产业链复用情况，才是真正的考场。

说到底，半导体不是靠一句话赢的。

它靠十年如一日的笨功夫。

韬这个字也挺有意思。

韬光养晦的韬。

不是亮剑，不是喊话，不是我今天宣布宇宙归我管。

而是把东西藏在结构里，把胜负藏在时间里，把一点点延迟、一点点路径、一点点能耗，全部抠出来。

这听着没有那么燃。

但可能更接近真实的工业进步。

如果韬定律最后失败了，它会变成一段漂亮但过度包装的产业话术。

如果它最后成立，它也不是因为名字起得好。

而是因为无数工程师真的把每一个 τ 压了下去。

我更愿意期待后者。

但我会一边期待，一边盯着数据看。

以上。

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我最讨厌华子的一点：

它不在二级市场发行流通，广大人民群众很难上车

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在中国的微信视频号被酸民骂疯了

反而在外网的画风:

有想学术讨论的

有期待未来发展的

大摩的评价: 華為「韜定律」支撐AI光收發器產業指數級增長

果然制裁力度最强还是来自中国IP啊，火力远超美国 😅

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拭目以待。因为制裁，华为被迫另起灶炉，顺带把国产半导体技术实现弯道超车。

假如成了，功在千秋。

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华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已

作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的

看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距

1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？

等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。

这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善。

2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 。

所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。

本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距。

那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？

有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易。

所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%）。所以好处基本上是topology拆分电路逻辑设计上带来的提升

既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？

三个代价：散热超前发展，设计复杂度高，制造成本变高

1. 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。
2. 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点。
3. 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升。

2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？

τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。“关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。

把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法

抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。

但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大

3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？

是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难

但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了

4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？

首先确定 41% 的定义。论文只说 “SoC performance-core power efficiency improved by 41%”，没有给出 benchmark 名称、Voltage/Freq 点、温度条件、功耗边界。

但 PPT roadmap 上有一个关键线索：ISO-Power Performance 的数字，2025 年是 2.75，2026 年是 3.1，提升 12.7%。这个与时钟频率提升 12.7% 完全一致，可以理解为：同功耗的性能提升是 12.7%，绝大部分是时钟频率提升带来的。

至于能耗比上优化的猜测是：

• V/F 曲线与 Timing Headroom： LogicFolding 缩短 critical path → 在固定 Vdd 下 Fmax 从 2.75GHz 提升到 3.1GHz → 这意味着在原来的 2.75GHz 频率下，有了约 12.7% 的 timing headroom → 这个空间在 iso-performance 模式下可以换成更低的 Vdd。
• Cache Hit Latency 下降： 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency 的下降。从业界经验来看，一般 L2/L3 cache hit latency 下降 10%，CPU 整体性能会有至少 5% 的提升。PPT 里显示 SRAM latency 下降 30%，估计会有一部分转化为 cache hit latency 的下降。
  注：AMD 的 3D V-Cache 没有这么大的提升，主要是因为 AMD 的底层 logic die 并没有重新设计，3D cache 的延迟 latency 不仅没有减小反而加大，只是增加了 cache 大小，收益不如 latency 下降那么明显。

• 物理层面的功耗下降： 另一方面，clock skew 的下降，critical 路径变短，造成电路 timing 变好，意味着华为可以使用更低的 Vdd（猜测甚至能低 7~8%）；以及路径缩短所带来的 RC 的下降（考虑到 clock buffer -56%、wire -28%、SRAM pJ/bit -24% 这些数字，比如 C_eff 下降 10~15% 合理）；再加上 clock tree 的整体缩短和下降，确实是有可能在部分 Voltage/Freq 点做到同性能下，做到 30% 的功耗下降的，而 30% 的功耗下降换算过来就是 41% 的 power efficiency。

对比苹果和高通，每一代手机芯片在 iso-power 下单核性能一般提升 10-20%，iso-performance 下功耗一般降 30-40%，这是 V/F 曲线的特性决定的，所以从经验上来说，数字是对得上的。

所以这个 power efficiency（能耗比）的提升，从现有的数字上来说可以从 topology 推导出来是合理的，可能真的和工艺节点没有太大关系。

5. 这个技术路线有没有可复制性，其他家会不会效仿？

短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样

华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流

总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

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评论区充分体现了什么叫：

人吃了巧克力会开心。🐶吃了巧克力会死。

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我觉得大家真的该去先把那篇论文的全文看了再来抨击啊bro们！

你可以说华为这个方案是3D堆叠，但你不能说这是

和

的那种方案，这个方案只能算是3D堆叠的一个另类分支。

可以这样理解

这相当于把原来平面芯片的中间一刀切开，分成上下两层：两层各做一部分晶体管，面对面键合。如果让两层之间的混合键合间距（1.5μm）与芯片顶层金属间距（约720nm）的齿轮比接近1，意味着跨层走线的额外开销几乎为零。（个人粗俗表达）

也就是说，确实是堆叠，而且还是两片有源逻辑晶圆的堆叠，但两片堆叠链接起来才是一片完整的逻辑芯片。属于先进封装/3d集成的范畴，但设计是3D式的。

不过毕竟还不是成熟方案，实际情况是只在最关键的那几条时序路径上做了跨层分割，大部分电路还是平面的。但好在同面积的情况下，晶体管密度确实可以提上来

论文里面也承认得很坦率：

“The LogicFolding implementation shipping in Kirin 2026 is deliberately conservative… folding was applied selectively along key critical paths rather than across the entire design.”

换个说法：整个芯片里大部分电路还是老老实实待在平面上，只有少数几条对性能最关键、走线最长的时序路径被拆到了两层上。所以两层都有逻辑晶体管不假，但两层都在高密度发热的面积占比很小，而不是整个芯片面积的两倍在同时烤。论文还列举了配套手段——背面供电、存内计算、DVFS把τ余量换回功耗

传统3D封装通常以功能块（block）为粒度——比如一层是CPU、一层是缓存。

但LogicFolding的粒度要细得多。论文原话是：

“Critical-path gates are distributed across two (and eventually more) vertically stacked active tiers……From the circuit designer’s perspective, the two tiers behave as a single continuous fabric, with cells distributed across the wafer boundary as if it were an additional metal layer.”

意思是：一条关键路径上的各个门电路，可能A门在下层、B门在上层、C门又回到下层。两层之间的混合键合界面，在电路设计师眼中就像额外的一层金属布线层，标准单元可以跨层任意分布。

chiplet 是’先有独立功能芯片再拼装’，LogicFolding 是’先有完整平面设计、在布局阶段自动拆分到两层’——两层的物理载体虽是两片有源晶圆，但它们没有独立的功能接口，不能独立工作或替换，和 chiplet 的设计哲学完全相反。

LogicFolding 要求 EDA 工具链从 RTL 阶段就按 3D 来设计，论文第六节也把这列为"开放挑战之首”，目前没有商用工具支持这种标准单元级的跨层布局。

论文强调它不是靠光刻进步（晶体管本身没变小），而是靠拓扑重排——把逻辑在三维空间里重新分布来压缩τ。

既不是某些人说的两块完整逻辑芯片堆叠（热量爆炸，双层加热），也不是Intel和AMD那种的“芯粒式”3D堆叠（况且英特尔的第四代

（同样的混合键合），好像得2028年跟随英特尔A18工艺推出，不太清楚，如有错误请提醒）。

华为这玩意可能还真没有同类商业竞品。（如有，请提醒）

如果你把这个方案用上台积电2nm，那你原本就在台积电2nm制程下的性能也可以从物理角度上得到提升，这无可厚非。

扩展阅读

门级粒度的3D逻辑分区——学术界已经研究了十几年。最著名的是 Georgia Tech Sung Kyu Lim 团队在 monolithic 3D IC 领域的工作，他们早在2014-2015年就发表了门级单晶3D（gate-level monolithic 3D）的标准单元跨层布局研究。IEEE 2014年的论文标题就是"Design and CAD methodologies for low power gate-level monolithic 3D ICs”，核心思想就是把标准单元拆到两层、用纳米级层间通孔（MIV，~50nm直径）连接，以实现面积缩小和走线缩短。

这两条路线是并行竞争关系。学术界推 monolithic 3D 是因为它在理想情况下互连密度更高，但低温工艺的上层晶体管质量一直是巨大瓶颈。华为绕开了这个问题，两层晶体管都用成熟工艺做好，再贴在一起。

论文引用的CEA-Leti（Batude et al., 2015, “3D sequential integration”）就是 monolithic 3D 路线的学术代表作之一，这也说明华为很清楚学术界在做什么。

P. Batude et al. (2015) — CEA-Leti 的3D顺序集成

完整引用：​ “3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS,” IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015

这是monolithic 3D路线的学术代表作。法国CEA-Leti从2010年代起就是M3D的主要推动者——他们的方案是"在底层完成CMOS后在低温下做上层晶体管”。华为论文引用它，微妙地划清了界限：我们知道这条路，但我们选了另一条——两层都用成熟工艺做好再贴，不用低温晶体管。

J. L. Hennessy and D. A. Patterson (2019) — 计算机架构新黄金时代

完整引用：​ “A new golden age for computer architecture,” Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019

图灵奖得主 Hennessy 和 Patterson 的这篇著名演讲/文章宣告了"摩尔定律终结后，架构创新将取代工艺缩放成为性能增长的主要来源”。

M. Horowitz (2014) — 计算能耗问题

完整引用：​ “Computing’s energy problem (and what we can do about it),” ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014

Horowitz（Stanford前校长、RISC先驱）这篇ISSCC经典演讲，量化了一个事实：数据搬运消耗的能量远超计算本身。这直接支撑了论文第四节的核心论点——“AI系统中超过80%的能耗花在数据搬运上，因此τ缩放必须降低数据在途时间”。

IRDS (2023/2024) — 国际器件与系统路线图

完整引用：​ International Roadmap for Devices and Systems (IRDS) —— Interconnect and More-than-Moore chapters, 2023/2024 update

IRDS 是取代 ITRS 的新一代行业路线图，由 IEEE 组织编制。论文引用它，表明 τ 缩放是在公认行业框架内讨论问题（而非纯自说自话）。

扩展阅读2

2017年6月，DARPA微系统技术办公室宣布启动总额 15亿美元 的”电子复兴计划"（Electronics Resurgence Initiative, ERI），其核心理念可以直接追溯到摩尔1965年论文的第3页（“Page 3”）。

摩尔本人早就指出，除了缩小晶体管尺寸，架构优化、材料创新和高度集成也是提升性能的路径。

2018年7月，ERI第一次峰会选出了首批扶持项目，其中 3DSoC（Three Dimensional Monolithic System-on-a-Chip）​ 是最受关注的核心项目之一。目标数字极其激进：

在3.5年内开发出单片3D集成技术，使性能功耗比达到当时7纳米二维CMOS的50倍以上。

我勒个50倍啊，这不算违反物理吗？

DARPA路线（monolithic 3D）：在同一块硅衬底上依次生长多层晶体管。先做完底层CMOS电路 → 覆盖绝缘介质层 → 在上面重新生长单晶硅 → 做第二层晶体管 → 重复。层间用纳米级"层间通孔"（ILV）垂直互连，直径可做到100nm以下，远小于TSV。关键在于上层晶体管必须在低温（<450°C）下制造，否则会烧坏底层已有的金属互连。

CNFET：DARPA方案应对"低温困境"的特效药

低温下做上层硅晶体管的电学性能很差，所以DARPA团队直接不用硅。

用碳纳米管场效应晶体管（CNFET）​。MIT Max Shulaker团队是CNFET领域的全球领军者，而CNFET有一个硅没有的关键特性：可以在BEOL温度（<400°C）下制造，且性能不退化。再加上RRAM（阻变存储器），顶层逻辑+存储都在低温BEOL阶段完成，底层是传统硅CMOS。

2020年，该项目进入第二阶段。团队在2020年VLSI Symposium上做了首次硬件演示——单片集成CNFET + RRAM，搭配SRAM和RISC-V核心。同年还在 Nature Electronics 上发了一篇200mm晶圆量产CNT的里程碑论文。SkyWater CTO Brad Ferguson当时说这"对AI和国防前沿计算有颠覆性意义"。

但问题也来了

DARPA 3DSoC的初始时间表是3.5到4.5年（即到2022年前后完成）。但公开信息中，2022年后该项目的后续报道极少。SkyWater至今还在跑90nm的200mm产线，CNFET大规模商业化的消息也没有出现。

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你别看他说啥，你要看他做啥。华子的营销部门确实经常脑子一热，搞些有的没的，但是真正做事的海思可是一次都没骗过我们，最起码980之后一次没有。他写出来的性能提升等到9月份mate90出了一看不就知道了吗。

不过在此预言一下，这玩意虽然不会像摩尔定律那样普适，但是大概率确实是有真东西的，就冲他敢放性能的折线图，最起码能达到80%

不过我知道的，现在这么急或者开香槟的很多人是不讲实事求是的（换句话说压根就不会买3000以上的手机），人高通吧燕十三那么魔怔好歹还去实体店蹭机子跑分呢，知乎上的人只会赛博扎小人。

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又是一条我看不懂的新闻，不过我知道这个赛道那么安静说明还不成熟。

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不敢也不能评价，因为不懂。

即使是在吹牛阝，我目前仍选择相信。

套用一句台词:如果没有梦想，那和咸鱼有什么区别？

喜欢华为的原因很简单:在他身上还真就有那种不服就干、死也要D朝上的劲头。即使落后、即使害怕、即使犯怂，但不认输、不放弃。

评论区估计又要挨怼，有事说事即使观点不同。阴阳怪气的就拉倒吧，压根儿懒得理你。

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完全不懂芯片设计的土直又来团建了

我认同一个观点，韬定律和其中的logic folding是跟finfet一样的伟大设想

目前韬定律其实要比摩尔定律更加切合实际

摩尔定律只是说晶体管数量翻一倍，面积缩小为原来的1/2

这在有定死的物理极限的情况下显然是无法持续演进的

韬定律讲的是芯片为什么要进步，那是进行更快的运算，减少时间

那就要从如何减少时间入手，减少时间就是实现芯片各个层级布局布线的优化

logic folding解决的是2D芯片受限于平面，无法实现布局布线的最优

从数学上讲3D层面的布线优化潜力一定是远远超越2D布线的

这跟finfet作为集成电路的一大里程碑的思想是一脉相承的

2D空间解决不了的问题可以放到3D空间

当然这点知识对于又土又直的人来说还是太难了

华为的论文把关键参数全都放上来了，密度频率性能全是跨代的提升，而且是流片后的设计

就等9月狠狠打质疑者的脸了

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定律不是随随便便就口嗨出来的，麻烦多用理论和实践来支撑，真的的浮夸风又起来了

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不是半导体领域专家，只是对中文略有了解，知道新定律这三个字是什么份量。

牛顿三大定律，麦克斯韦电磁方程，相对论这些东西才叫新定律吧。

一个非上市公司的技术老总，在企业内部会议演讲稿里介绍了一个很冷门的技术设想，且不是行业首提，没有实验数据，没有工艺支撑，没有应用普及，怎么就成新定律了。

虚假宣传整治刻不容缓。

希望菊花厂尽快拿出可验证的实验数据，成熟的工艺流程以及碾压同行的广泛应用普及来，这样我也会很骄傲。

希望不是纯粹编个概念来要补贴吧。也希望不要是5g那样烧钱无数几乎没用的行为艺术吧。

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殊途同归了，根据最新找到的资料，美国DARPA（老朋友了）在2017年就组建了相关的课题，选定两个研究项目的团队，希望这两个项目能够提供超越摩尔定律限制的技术。

作为DARPA斥资15亿美元“电子复兴计划”（ERI）的一部分，旨在“推动电子行业的创新”，三维单片系统芯片（3DSoC）项目和新型计算基础（FRANC）项目专注于开发芯片级创新技术，以构建更强大、更高效的计算系统。

老美2017年由DARPA的ERI计划，3DSoC和FRANC项目，本质上和华为的这个思路一模一样，最后项目于2021年-2023年结束后，没有商用，在2023年启动了ERI 2.0计划，目前项目二期还在进行。路线有DARPA背书，质疑的人可以换个角度了。

截至2026 年 5 月，DARPA 新闻、NGMM 招标（2026 年 4 月仍在发）都明确：ERI 2.0 在正常进行，核心制造与 3D 集成项目还在建设 / 验证期。

部分早期子项目已结题：2023–2024 年启动的一些短周期（1–2 年）探索类项目已完成并公布成果，但主干项目（NGMM、3DHI、热管理等）都在进行中。

众所周知，当一条路线被商业化落地证明可行时，如华为证明了，那么大概率，老美DARPA ERI计划很可能要追加预算升级了。熟悉的感觉，和AI一样，又是中美。

拿热管理里核心子项目：Minitherms3D 举例，其核心是嵌入式微流控冷却，这是一项芯片层间的主动散热，目前老美还处于实验室对ppt尝试实现的阶段。在层间微流道加上去离子水 / 绝缘冷却液，集成微型泵 / 流量控制。

其承接单位更是ERI计划的典型：由诺斯罗普・格鲁曼、HRL（休斯）实验室、Teledyne。

诺格不用多说，军迷可太熟悉了；休斯实验室也是大名鼎鼎，背后是波音+通用；TDY也是军工。

这也就是为什么TSMC无法参与上桌，从ERI计划清一色大量军工参与主导即可明白，老美的核心技术，在军工复合体手里。

根据何老师论文，我的总结，核心为3点：

1. 芯片层间用金属-金属直接键合，麒麟2026金属键的间距1.5um（第一代保守工艺）；
2. 芯片各层有独立的校准时钟设计，键合时可以二次校准，保证良率降低成本；
3. EDA设计软件从二维转为三维，3D立体规划/布线，多层时序/RC协同优化；

何庭波论文（2026-05-25）

论文标题：

- 英文：A Time Scaling Theory for Multi-Layer Electronic Systems

- 中文：多层电子系统的时间缩微理论

作者：何庭波（华为董事、半导体业务部总裁）

以下为AI对论文中涉及制造工艺的信息提炼

一、整体定位：成熟制程为主，不靠EUV

- 主力工艺：7nm / 14nm 成熟节点（DUV，不用EUV）

- 路线：制程不变，靠3D堆叠+混合键合+架构重构提性能/密度

二、核心制造工艺：逻辑折叠（LogicFolding）

1）3D堆叠与键合工艺（最关键）

晶圆到晶圆（W2W）混合键合 Hybrid Bonding

• 两层有源硅晶圆面对面键合，垂直互联
• 麒麟2026：键合间距1.5μm（保守版，后续会更小）
• 层间直接金属-金属键合，不用TSV硅通孔、不用微凸块，延迟更低

双层有源层堆叠

• 上层：关键路径/高速逻辑（CPU核、ALU、触发器）
• 下层：普通逻辑、SRAM、I/O、模拟电路
• 效果：布线长度-30%、时钟偏移-25%、时钟缓冲器-50%

2）晶体管与互连优化（器件级τ缩微）

晶体管：优化Lg（栅长）、接触电阻、寄生电容

• 同一制程下降低RC延迟，提高开关速度

互连：低阻金属+低k介质

• 缩短局部/全局走线，降低RC延迟（金属延迟已超过晶体管延迟）

三、封装/集成工艺（Chiplet/2.5D/3D）

1）移动端（麒麟）：双层逻辑折叠+单片3D

单片SoC内做双层有源堆叠，整体仍为单颗芯片

实测（麒麟2026，7nm）：

• 晶体管密度：155→238 MTr/mm²（+53%）
• 能效：+41%，主频：3.1GHz（+13%）

2）AI/服务器（昇腾）：Chiplet + 2.5D + 3D堆叠

昇腾950/990路线：

• 2.5D扇出（Fan-out）：多芯片并排，硅中介层互联
• 微凸块+标准间距混合键合：局部3D堆叠
• 2030后引入逻辑折叠3D，进一步堆叠

四、电路/设计工艺（非制造但强绑定）

• 时序重构/时钟优化：后硅时钟偏移调整，贡献**>5%性能**
• 电源/地网络3D化：层间直接供电，电源噪声降低、稳定性提升
• SRAM折叠：存储位线/字线缩短，速度+40%、能耗下降

五、一句话总结（工艺要点）

7/14nm成熟DUV制程 + 双层W2W混合键合3D堆叠 + 逻辑/存储分层 + 低RC互连与时序优化，全程不依赖EUV，靠架构与封装把成熟工艺跑出先进节点密度与性能。

最后，我对此让AI基于上述内容，分析EDA需要作何开发适配：

1. 3D立体规划/布线：多层叠层分区、层间垂直互联（1.5μm键合间距）、跨层时序收敛 。
2. 多层时序/RC协同优化：跨层时钟树、寄生参数提取、低RC互连设计。
3. 热-力-电多物理场仿真：堆叠散热、热应力、电源完整性联合分析。
4. 混合键合/堆叠DRC/LVS：层间设计规则、异质工艺兼容性验证。
5. Chiplet+单片3D双流程支持：手机单片折叠、AI芯片2.5D+3D混合集成。

目前全球主流EDA都没完全适配这5点：

1. 3D立体规划/布线（跨层分区、1.5μm键合间距）：无原生适配；国际工具只能做粗粒度堆叠，不支持单元级跨层分配。
2. 多层时序/RC协同优化（跨层时钟、寄生提取）：无全域适配；只能单层时序，跨层收敛能力弱。
3. 热-力-电多物理场仿真（堆叠散热、热应力）：只有点工具；国际工具不能和设计流程无缝集成。
4. 混合键合/堆叠DRC/LVS（层间规则、异质工艺验证）：无标准适配；没有成熟DRC/LVS支持混合键合。
5. Chiplet+单片3D双流程支持（手机单片折叠、AI 2.5D+3D）：无统一流程；国际工具分开做，不能统一优化。

EDA结论：

这5点目前没有任何商用EDA完全适配；逻辑折叠/τ缩放需要原生3D、τ感知、多物理场协同的全新EDA，属于0→1级重构，不是现有工具升级就能解决的。

国际EDA（Synopsys/Cadence/西门子）：只有基础3D/2.5D点工具（TSV、微凸块、简单堆叠），不支持逻辑折叠的跨层统一规划、混合键合（1.5μm间距）、全域τ优化、多层时序/热-力-电协同；本质还是2D工具拼3D，做不了全流程原生3D。

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……工程学上连突破都算不上的东西命名朝基础科学看齐？

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和之前的光刻厂，三进制计算机等等这些题材一样，拉热度全民炒一波概念股，然后开开心心分钱不好吗，你们分析个什么劲，不会真有人信这个技术路线只有有点没有缺点吧？

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人人厌恶形式主义，偏偏形式主义就是能让人沸腾。

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打个比喻，传统的两片叠加相当于你买房买了17层和18层同一个位置。

再升级一点，加入TSV，那么就相当于你在这个17层和18层之间内部弄了电梯/楼梯，相当于是一个复式。

再升级一点就是双层别墅，这个logic folding相当于双层别墅，两层之间的资源可以更好的相互复用、综合设计。你在2楼卧室开个地暖， 1楼卧室顶上也会热，这样1、2楼这个区域就能同时热，节约能源。

这个思路很好，但是因为工程化难度比较大，其他家做的时候没有华为这么激进。AMD的x3d只是相当于普通平房，把房顶弄成了仓库。

关键的问题是华为激进但又做成了，这点更类似于国产电磁弹射对上美国的电磁弹射，技术方向，大家大概都有往这个方向走，但是国内做的更激进，而且成功了。

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何庭波果然是巾帼不让须眉，一亮相就是一个全新的“定律”，颇有一番将“摩尔定律”踩在脚下、“敢叫日月换新天”的豪气，

和之前上台开讲的靳玉志、何刚、张平安之流，显然不是一个层次，

比起创始余掌门人，其水平也不遑多让，隐隐地有着后来居上之势…

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我说啊 唱衰的人 能不能忍一忍啊

按照现在华为自己的说法 基于韬定律设计的芯片将于今年秋季落地

也就是说 快的话 三个月 慢的话半年 就能见到实物了

不是样品实物 是实装到手机等量产产品里的实物

到时候 测评一下再来喷 不行吗？

而且既然说秋季落地 我的理解是秋季mate90开卖

在这之前 手机要生产备货 至少好几周 甚至两三个月

而手机量产前 芯片肯定要更早量产

搞不好 现在芯片已经产出一批了

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算算日子，又到沸腾点了，最近华子负面太多而弹药不多，马上玄戒O3出了，先占领舆论高地吧，至于还债那不得31年嘛。对了，由于这是设计理论的突破，所以芯片设计能力的价值又被抬升了，芯片制造-台积电被贬了，谈到设计能力，玄戒到时候能喝口汤吗？不会又双标吧。

别人空间折叠，你用逻辑折叠想实现反超，有没有可能别人可以空间折叠+逻辑折叠两条腿走路呢

掏定律还在发力，7家掏了127亿。所以说事以密成，一个展望未来的、B端的东西为什么轻易让C端感知，并且全网沸腾呢。

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我不了解物理

但我了解华为

你说华为一点技术和能力没有

那绝对是扯淡

但你说他有多强……………………

这玩意大概率就又是个硬生生凑出来的东西

大概率又是吹到200%的效果……用了120%成本……得到了80%的结果

当然我希望华为能搞出真的

遥遥领先

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ISCAS 2026(IEEE国际电路与系统研讨会)5月25日在上海开到第二天，华为公司董事、半导体业务部总裁何庭波站上主旨演讲台。演讲题目叫”半导体新路径探索与实践”，核心内容只有一个：正式发布”韬(τ)定律”。中国在全球半导体领域第一次提出指导产业发展的新原则。

这件事该怎么评价，得从摩尔定律遇到了什么过不去的坎说起，然后看华为给出的答案是否切中要害，最后再判断这到底是一个产业级的范式转换，还是被制裁逼出来的生存策略。

摩尔定律是怎么走到尽头的

半个多世纪以来，摩尔定律主导着半导体产业的节奏——成本不变，晶体管数量每18到24个月翻一倍。这条定律能成立，靠两个前提同时满足：晶体管持续做小，且做小之后单位成本还在降。

2005年前后，制程推进到65nm节点时，Dennard Scaling开始失效。Dennard Scaling说的是晶体管尺寸缩小的同时功耗密度保持不变。这条规律一破，后果直接传导到频率上——晶体管做小了但功耗密度压不住，芯片发热变成硬约束，主频再也涨不动了。整个行业从”冲频率”被迫转向”堆核心”，多核架构就是那时候兴起的。

等制程走到7nm、5nm、3nm，情况更加严峻。硅基晶体管的栅极氧化层厚度逼近原子尺度，量子隧穿效应导致漏电流失控。FinFET结构本身也快到头了，GAAFET虽然能再撑一两代但研发和制造成本呈指数级攀升。经济账更不用算：先进制程的每一步推进，投入的资本开支都在翻倍量级，但每一代性能提升的边际收益持续递减。成本红利彻底消退，摩尔定律的经济学基础不复存在。

去年华为自己推出了麒麟9030 Pro。何庭波在这次ISCAS演讲中坦言，麒麟9030 Pro标志着华为手机芯片进入性能”饱和区”。这个”饱和区”的表述分量很重——它是华为自己承认传统路径走到头了的最直接论据。几何缩微的物理极限叠加经济效益枯竭，华为在实践层面最先感受到了天花板。

τ缩微是完全换一个度量体系

韬(τ)定律的思路转向可以用一句话概括：不再执着于把晶体管做小，转而降低系统的时间常数τ。

在电路理论里，RC时间常数τ = R × C，它决定信号在电路中传播的延迟。一个芯片的性能瓶颈，归根到底受限于信号从A点传到B点需要多久。τ越小，信号传播越快，在等效时间内能完成的计算操作越多，系统性能就越高。

这个转向的深层含义在于：**它给中国半导体找到了一个不需要最先进EUV光刻机的叙事框架。**几何缩微的核心瓶颈在光刻，而光刻设备的差距不是三五年能追上的。但时间常数优化是全栈工程问题——从材料、器件结构、电路拓扑、芯片架构到系统互联，每一层都有τ可降。这条路上，先进制程是有用的但不是决定性的，这恰恰绕开了中国半导体产业链最薄弱的环节。

华为把这个思路落地为四个层级的协同优化体系。

器件层面，优化晶体管和互连的电阻R及寄生电容C。RC时间常数的物理底层就是这两个参数，从材料、结构入手把它们压下来，τ自然跟着降。这条路线在几何缩微主导的年代一直被边缘化，现在重新回到主航道。

电路层面是这次发布的最大看点——逻辑折叠(LogicFolding)。

逻辑折叠是平铺→立体的拓扑重构

传统芯片设计把晶体管铺在二维平面上。关键路径上的信号要走很长走线，每多走一毫米，RC延迟就增加一截。逻辑折叠引入了“自由逻辑设计”理念，把原本平铺的逻辑单元从单层扩展到双层(何庭波明确提到未来会走向更多层折叠)，让信号传播的物理路径大幅缩短。

华为在ISCAS 2026演讲PPT中给出了麒麟2026的具体数据：晶体管密度提升53.5%，达到238 MTr/mm2；P核能效提升41%；峰值频率从麒麟9030的2.75GHz提升到3.1GHz。这些数字来自华为官方PPT，而不仅仅是”大幅提升”的模糊宣传口径。

逻辑折叠和3D IC、Chiplet有根本区别。3D IC解决多芯片垂直堆叠的封装问题，Chiplet解决异构集成的架构问题，它们作用在封装层级。逻辑折叠作用在芯片内部的电路拓扑，属于设计方法论层面的重构，不依赖特殊的封装工艺。简单说，3D IC是把几栋楼摞在一起，逻辑折叠是在同一栋楼内部重新排布房间——后者对建筑外墙(封装)没有额外要求。

何庭波的原话是，“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠”。这条路线图的延伸方向很明确：从双层到多层，从手机芯片到AI计算芯片，从局部折叠到全面折叠。

软硬协同与灵衢总线

韬(τ)定律没有停留在电路设计层面，而是贯穿了整个计算栈。

芯片层面做的是”软件、架构、芯片”全栈协同设计。传统流程里软件和硬件各做各的，韬(τ)定律要求基于实际工作负载对指令流和数据流做细粒度控制，提高系统级并行度，压缩端到端执行时间。这种协同设计的思路业界并不陌生，苹果的软硬件一体化是同一个方向的成功案例，但华为把它明确纳入了τ缩微的统一框架。

系统层面定义了灵衢总线(UnifiedBus)。当单颗芯片算力不够用，需要把CPU、GPU、NPU、存力等多种算力部件整合起来时，灵衢提供了一套统一的互联协议——统一内存编址、原生内存语义，大幅压缩跨部件通信延迟。灵衢1.0配套的Atlas 900超节点从2025年3月开始交付，截至本次发布时已商用部署300多套。这是已经在跑的产线而不仅是PPT宣传。

从器件的寄生电容到芯片内部走线，再到跨芯片跨服务器的互联，τ缩微贯穿了整个计算栈的每一层。灵衢解决的是最外层的系统通信时延，这部分延迟本身就是τ的一个分量，把它压缩掉就是在系统层面做τ缩微。

已有的验证和未来的承诺

华为给出的实践数据相当扎实：过去六年基于韬(τ)定律设计了381款芯片并全部量产，覆盖多个行业和产品线。这个数字说明这条路径早就开始探索了，2019年被制裁之后，华为就被动走上了这条路，六年积累了足够多的工程验证。

今年秋季发布的麒麟2026手机芯片，是逻辑折叠技术的首次成功实施。到2031年，基于韬(τ)定律的高端芯片晶体管密度预计达到400+ MTr/mm2、峰值频率5.0GHz，与1.4纳米制程的同等水平。注意措辞是”同等水平”——用非1.4纳米的物理制程，通过τ缩微实现相当的密度和性能。

和其他后摩尔路径的对比

行业内探索后摩尔时代的方向不少。More than Moore强调在芯片上集成更多功能类型，用功能多样化弥补密度增长放缓。Beyond CMOS寻找硅基的替代材料，碳纳米管、二维材料都在这个范畴。3D IC和先进封装通过垂直堆叠提升系统级密度。这些路线有一个共同特点：各自解决各自的局部问题，缺少统一的度量框架。

韬(τ)定律试图提供一个贯穿各层级的统一度量，时间常数τ。器件降寄生、电路缩走线、芯片做协同、系统重构互联，所有这些工作的目标都可以归结为降低τ。这个框架本身是开放的，理论上可以把其他技术路线纳入τ缩微体系。

但也得看到，摩尔定律之所以能成为产业指南针，是因为它给出了可量化的节奏预期，每18到24个月翻一倍。韬(τ)定律目前还没有类似的定量目标函数，更多是方向性指导。它能否从”华为自己的工程哲学”升级为”全行业的共同准则”，取决于两个条件：华为能否持续拿出有说服力的量产数据，以及产业链其他玩家是否愿意跟进这个框架。

几个悬而未决的问题

逻辑折叠在EDA工具链层面怎么落地？传统EDA工具是为二维平面布局优化的，逻辑折叠要求对布局布线算法做根本性改造。华为是否有自研EDA支撑这一点，或者需要产业链协同适配，直接决定这项技术对外推广的速度。

多层折叠的热密度问题。从单层扩展到双层再到多层，单位体积内的功耗密度持续上升。手机芯片对热设计极为敏感，麒麟2026的41%能效提升如果能在实际使用中维持，就证明热设计跟上了；如果压不住，折叠层数的扩展就会撞墙。

τ缩微的框架能否获得行业共识。何庭波说”没有一家企业可以独自完成所有答案”，暗示希望开放合作。但半导体产业链高度全球化，英特尔、台积电、三星、英伟达是否认可这个框架，取决于华为能不能持续证明τ缩微的经济效益比几何缩微更优。

我个人认为，逻辑折叠最大的风险不在技术本身，而在生态。一项新的电路设计方法论要推广开来，需要EDA厂商、晶圆代工厂、IP供应商协同适配。华为在被制裁的环境下，能否推动这种跨企业的协同，可能比做出一块高性能芯片更难。

半导体行业从来不缺新概念，但一个概念能不能从演讲台上的PPT变成流水线上量产的芯片，得看下一代产品的实测数据说话。今年秋天，麒麟2026是第一块试金石。

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很多专业的事情，外行是不好评价的，因为真的无知。

这个让设计，制造芯片的人来评价。

就知道海思多厉害了。

知乎用户 发表

有没有这种可能，其实在半导体发展的半个世纪里面，早就把各种方向研究透了。

其他的定律，主要是散热，良率，性能都有严重缺陷，只有摩尔定律是最好的研究方向。

难不成全球公司都是傻子，一心只在摩尔定律上面死磕七十年？

有些人真急了，说一些乱七八糟的东西，真的太搞笑了。

知乎用户 发表

作为一个有着二十多年装机经验、略懂半导体资讯（炒股用）、喜欢吹毛求疵抓技术细节的理工男，我稍微凑个扫兴的热闹，先来泼一盆冷水：套，不，韬定律的名字是全新的，氛围感直接拉满，但核心技术真不是什么横空出世的行业神话，更谈不上凭空开辟半导体新大陆。

为了不跟风瞎吹，我专门翻了何庭波的公开发言和相关技术论文，认认真真啃完之后，最大的感受就四个字：大可不必。

说白了，这根本不是什么独家黑科技，就是半导体行业死磕、内卷了十几年的老赛道——先进封装。再精准一点，就是业内玩烂了的2.5D/3D芯片堆叠+芯粒（Chiplet）技术。不得不佩服官方文案的包装能力，一堆晦涩高级的专属名词，直接把普通网友唬得一愣一愣的，但在产业界眼里，每一个词都能精准对号入座，毫无新鲜感：

所谓的时间缩微、逻辑折叠，听着像顶级前沿突破，剥开华丽外衣就是最常规的3D逻辑堆叠。原理简单到离谱，就是把芯片的计算核心，像盖高楼一样一层层垂直叠起来。那些用来连通上下层、缩短信号传输距离的通道，行业里早就有标准名字，叫TSV硅通孔，压根不是新东西。

还有吹爆的用系统协同代替几何缩微，高级感直接拉满，实则就是老生常谈的芯粒拆分+软硬件协同设计。简单说就是不强行追求单颗大芯片的极致工艺，把整块芯片拆成计算、存储、输入输出等多个小模块，用成熟工艺分别量产，最后靠封装技术拼接整合，一套操作全是行业常规打法。

更直白讲一句扎心的大实话：这条赛道早就人满为患，全球巨头早就商业化玩腻了。

先说大家熟悉的AMD。装机佬届无人不知无人不晓，这家公司就是把这套“胶水拼接技术”玩到极致的行业天花板，没有之一。早年锐龙、霄龙处理器，就是典型的拼接产物：7nm高性能计算核心+14nm I/O核心强行组合。尝到甜头后AMD还迭代升级，搞出3D V-Cache技术，直接把缓存层垂直压在CPU核心上方。后续的剧情大家都亲眼见证了。靠着这套所谓的“低配版韬定律”，AMD直接上演惊天逆袭，把常年挤牙膏的英特尔狠狠按在地上摩擦。这种拼积木的模式，直接拉满芯片良品率，成本比英特尔死磕单颗大芯片的方案低了近40%，游戏性能暴涨15%以上。硬生生把牙膏厂逼得进退两难，硬生生抢下大半消费级和服务器市场，堪称行业经典翻盘案例。

再看现在风头正盛的台积电、英伟达，更是把这套技术玩成了AI算力的核心底牌。英伟达统治全球AI市场的H100、B200芯片，全是先进封装的产物。台积电靠顶级2.5D、3D堆叠技术，把GPU核心和高带宽内存牢牢贴合，最大程度压缩数据传输耗时——也就是这次华为重点提及的“缩微耗时”。
毫不夸张地说，如果没有这套成熟的封装技术，现在的ChatGPT、Gemini等大模型，基本连正常运行都做不到。

很多人跟风炒作光刻机是算力卡脖子核心，实则业内都清楚：当下全球AI算力的真正瓶颈，从来不是光刻机，而是台积电的先进封装产能。看到这里肯定有大赢家抬杠：既然都是一样的技术，那华为这次高调提出的“韬定律”，凭什么不能算超越？和巨头们的区别到底在哪？
我用通俗但不低俗、接地气的比喻给大家解释一下。

台积电、英伟达、AMD这些顶级巨头，属于拿着顶配食材做满汉全席。他们玩堆叠、玩Chiplet的底气，是手握全球最顶尖的5nm、3nm甚至2nm制程工艺。相当于硬件底子已经拉满，再叠加顶级先进封装技术，属于强强联合，不断触碰行业性能天花板，纯粹的顶级炫技。

而华为的处境，完全是另一个剧本。供应链被全面封锁，没有EUV光刻机可用，高端制程路被彻底堵死。华为的“韬定律”，本质是站在14nm、7nm的工艺地板上，被迫走出的一条破局之路。纯属于“硬件不够，架构来凑”。靠成熟的老旧制程堆叠芯片层数，再依托、方舟编译器、盘古大模型的全栈软硬件协同，极致压榨每一寸硬件性能，硬生生把普通平价食材，做出了堪比高端酒店的口感。

这种极致的工程优化能力，不得不表扬一下，真的是又悲壮又厉害，完全值得掌声鼓励。
但我们可以佩服顶级的工程智慧，却不能自欺欺人地抹平底层的客观差距。架构设计、系统优化做到了世界顶级，不代表底层制程、材料工艺的短板已经彻底补齐。低配食材靠厨艺逆袭，终究弥补不了食材本身的品级差距，这是最客观的事实。

我一直觉得，看科技行业，最忌讳的就是无脑跟风、自我感动式狂欢。

“韬定律”的最大意义，从来不是什么弯道超车绕过光刻机，也不是所谓的全面超越。它真正的价值，是证明了国产半导体被逼到绝境后，拥有极强的自救能力和系统性的反击智慧。在全线被卡脖子的绝境里，不靠捷径、硬靠工程创新撕开缺口，这份实力和底气，毋庸置疑。（求生欲段落）

但我还是想吐槽一句：真的没必要被营销号带节奏，吹成颠覆式神迹。正视自己的突破，也承认客观的差距，不妄自菲薄，更不盲目自大，才是国产半导体最该有的心态。
知道这篇掏心窝肺的回答大概率会戳破很多小赢家的狂欢滤镜。但我这人向来很真，而且有爱心，做朋友一流，所以这些真话就由我来说吧。

知乎用户 发表

韬（τ）定律 说难也很简单。

众所周知， 摩尔定律对应的是 芯片工艺技术的升级， 一旦逼近原子极限。 肯定会撞墙。

（事实上摩尔定律发明者intel 公司早就撞墙了）

但是台积电各种技术 修修补补， 还能够苟延残喘一下 （目前的台积电2nm 只不过是等效宽度，实际宽度还在10nm级别）。

就是 华为因为 euv的原因， 先撞墙了， 所以不得不提前应对解决的方法。

摩尔定律 就是工艺升级— 单位面积晶体管数量增加—晶振频率提升。

韬（τ）定律，核心通过逻辑折叠原创技术压缩信号时延、降低系统时间常数。

通过系统性的工程降低信号传输的时延，华为可是太熟悉了。

一个就是通信领域系统性的优化信号传输时延。

一次是全光核心交换机，

还有就是昇腾 950 超节点。 不过这些都是设备级的。

这次是讲这种思想导入芯片级别。

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B站上凭空冒出一大堆芯片专家，知乎上一波又一波的软广。

软的硬的都来，龙吟味十足。

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就跟把Type-C叫华为口发表一样

知乎用户 发表

看了一圈，我理解下来，华为其实就是提出了个新时代的摩尔定律。

摩尔定律这玩意，叫做定律，可其实既不是科学发现也不是工程经验，撑死了算个预言，只不过恰好自我实现了。

那么华为提出的这个定律，到底价值如何，一两天的股票涨跌啥也说明不了，只有等5年，10年甚至更久之后回头看，才知道含金量到底几何。

知乎用户 发表

省流评价：tau for tautology.

炒概念为主，比摩尔定律和Dennard Scaling定律约束更弱、解释力和预测能力更弱、更宽泛、更模糊、更没有可验证形式，not even wrong。

摩尔定律和Dennard Scaling定律都是明确的预测，强约束可证伪，只要行业没做到它就自动失效了。但这个τ定律压根没有可证伪性，什么都没有预测，什么都没有排除，什么都是τ，优化τ是好的，没了。

它只是强行把行业内所有先进封装、堆叠、优化带宽和延迟的技术全部打包称为τ因子而已。哪怕能讨论一下τ budget怎么分配，哪种τ优先级更高，不同层级的τ怎么协同作用，怎么tradeoff，能有任何一点都算有点价值，结果什么都没有。

怎么都是符合τ定律，那它就没有任何指导意义存在。

当然这东西如果说作为一种宣言（manifesto），传播意义和争夺话语权的价值还是有的。

可惜文章中，真正具有洞见和工程价值的LogicFolding和EDA问题被一笔带过，而所谓的τ定律并不是一个真正提供了额外解释力、具有工程预测能力和指导意义的新理论，而只是一种未能超出STCO框架事后总结，甚至还未经形式化、缺乏可证伪性，几乎就是一种tautological（俗称：车轱辘话）的状态。

完整版：

华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？

知乎用户 发表

大概率营销卖货，跟之前的

“轻舟已过万重山，”“且听龙吟”异曲同工之妙。

至于五年后怎么样不重要

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建议米粉别在这个问题下团建，尤其是根本没搞懂这个到底什么的情况下。

先说一个前提，任何能促进中国科技发展的进步都应该被支持，无论是哪家搞的。

如果你因为不喜欢华为，就对其全部否定，那和海狗其实也没区别。

一个理智的人做事，应该是对事不对人，华为做了恶心的事，就批评华为，小米做了恶心的是就批评小米，只要是公司就不可能完美无瑕。

不要成为任何品牌的附庸，也别为了支持某个品牌连客观事实都不讲了。

这个“韬（τ）定律”我不懂，看了高赞答案的科普稍微明白了点，我建议观望观望，不要急着下定论，要是真做出来了，对于中国科技发展绝对是好事。

知乎用户 发表

这个定律不是华为创造的，也不是华为发现的，准确地说是华为创新性地总结出来的一个关于半导体产业的一个新的系统方法论。

韬定律从理论上来讲，它不新奇，但它比“摩尔定律”的技术含量就是要高（你看完再骂）。

所谓的“摩尔定律”由英特尔联合创始人戈登·摩尔（Gordon Moore）在1965年提出的一个经验性观察，并得出结论：当价格不变时，集成电路上可容纳的晶体管数目，约每隔18至24个月（通常被简述为每两年）便会增加一倍，性能也随之提升。

这个“摩尔定律”不是摩尔发明的，它本质上就是摩尔对行业观察后得出一个经验总结，然后大家在这种经验的指导下，全行业不断地努力，总体上在一段时间内能满足这个行业发展节奏。然后营销上一通吹，把经验概念转换成定律观念，大家就把它自然地接受为定律了。

“摩尔定律”不是数学定律，也不是物理定律，它是一种行业经验总结。如果说摩尔的这个经验总结能称之为定律的话，那华为的何庭波提出的韬定律也是可以成立的，并且从理论和实践上来讲，比“摩尔定律”更有实践指导意义。

“摩尔定律”另一个作用就是营销上的作用，确立了一个事实上的衡量芯片性能与先进性的话语权。

我们先来回顾一下芯片发展历程。

芯片能力要想强，有几个路子：

一、提高时钟频度：也就是单位时间芯片运算的次数，这个也就是大家说的CPU的快慢的核心衡量指标之一。这是芯片发展的第一阶段，但它受发热的影响，不是无限制地发展的，一段时间后，这条路就走不通了。

二、提升集成度：就是在单位面积内，集成更多的计算单元，那这样计算的能力当然也就更大了，表现出来更快了。这就是摩尔定律发挥作用的地方，但是发展到现在也慢慢到瓶颈了，更重要的是到底是几nm，这主要由厂家说了算，它说是真3nm就是，就是等效也是，反正就是一般消费者也无法验证，实际上这条路在当前的介质和工艺下，快走到头了。

三、扩大芯片的面积，在相同工艺下集成更多的计算单元。过去的CPU面积相对不大，但是现在的从主板和针脚都能看出来，是越来越大了。但这个办法有一个问题，就是象手机等移动设备，它是受限的，不是说越大就越好，因为装不下；同时面积越大信号跑的距离越远，时延就越大，往往是“中央等地方”。

四、调整平面架构：就是在一个二维的平面上，调整不同单元的分布，以及引入新的控制和计算单元，比如“多核技术"，来让芯片性能更强大，这方面最保守的是英特尔，最激进的是英伟达和AMD，几乎每过一两年都会有新的架构出来。

这一套以前西方一直玩得很好，但是进入了AI时代后，事情就发生了本质的变化。

当使用大模型以及海量用户申请并发场景，并且大模型的训练和推理它和传统的CPU计算有很大的不同，上述的办法都不灵了，必须采取计算集群的方式，这就要求必须有新的出路。

这种情况下“韬定律”就自然而然地出现了，它的最大不同就是不再局限于单位面积的晶体管数量，而是寻求整体最优。

大家过去有这样一个体会：你电脑再快，你读软盘或光驱的等待时间很痛苦，对于芯片来讲，也是同样的道理，它内部总有些单元的响应是延迟的。

这个整体最优的衡量标志是啥：是芯片系统的响应时间。

为了解决这个问题，按“韬定律”的思路，可能有以下一些新的技术出来：

一、更先进的芯片设计思想、架构、设计工具出来。过去就是设计在一个平面上，今后可能天然就有一些立体的芯片单元出来直接集成，同时原有的设计工具也会得到同步的提升；

二、更先进的立体封装技术：过去芯片面积增大，信号跑的过程就更远，这就象一个城市发展得越大，往市中心跑的时间就越长；这个时候如果采取折叠或堆叠，那相关的距离就越近，这就是从修大院改为建立体高楼。这种指导思想在内存开发，比如两层，三层、四层等已经在进行了充分的实践。

但在象计算单元等如果采取折叠或重叠的技术，那对封装的要求很高，所以今后可以在韬定律的指引下，全行业来一起研究新的封装技术，这也可以提升芯片的运算速度。

三：更新更快的传输介质：比如过去的总线是采取铜等介质，今后可以用光芯片、真空光纤、激光、激波等，可以在韬定律的指引下，可以研发新的象真空光纤，以及其它更好的解决方案的，能减少时间延迟的新技术方案。

四：新的芯片架构：过去都是大核带小核的平面布置，今后可以将它们立体堆叠在一起，形成新的计算架构，让其响应时间更小，计算更快；堆叠有一个什么好处呢？就是有些单元可以共享针脚或接点，就不需要铜线来传输信号了，这当然技术要求很高，但如果对芯片进行合理的解构，然后把可以共享的单元单独出来共享，这当然可以提高运算效率。最起码在缓存技术上是可以实现的。

五：异系统的融合：比如今后类似于光芯片与电子芯片，甚至传统计算与量子技术计算单元与传统的电子芯片结合，只要有利于减少整体时延，都是可以期待的。

六：新的总线（BUS），包括片内、板上、集群总线技术等。

七：新的通信协议、管道，比如更小更快更安全的核间通信协议、真空光纤，光芯片、激光通信等。

八：更大带宽，更快速度的缓冲存储芯片，新介质缓存芯片等，它只在乎快，不在乎数据的永久性。

九：研发更新更快的外设：减少系统的整体时延。

十：新的集群技术：在AI时代，传统的芯片提升的那点速度，远远地跟不上AI需求的发展，如何集成更多的运算单元来构建计算集群，同时系统整体更优，衡量的标准就是韬定律。

如果说过去大家在争超大计算机的技术制高点的话，那以后一定是在争超大集群的技术制高点。有的人可能会讲，你这不就是把过去的技术整合在一起吗？有什么新鲜的东西吗？

答：它是两个概念。比如今后很多芯片片内就要集成通信单元、时间同步芯片等，这样通信会更快更准确。

这里特别要说明的是：韬定律并不是对过去摩尔定律（集成度）的否定，大家吵来吵去其实就是一根筋，总是用一个去否定另一个，非此即彼，而是着眼于芯片的整体性能：那就是时间响应整体上更快更小。

如果说过去行业主要眼光在”集成度“上的话，那在未来的AI时代，大家在芯片及系统的设计会更着眼于”响应时间“，这样的思维和路子就更宽了。

从这个意义来讲，韬定律对产业的影响还是很巨大的，它主要就是帮产业换了思维方式，不仅如此，今后行业的蛋糕就会更大了。

比如你在某一个方面，比如光芯片有独到的技术，能提升韬定律，那你也能分到一块蛋糕，而不是象过去全球芯片就掌握在光刻机、芯片生产和英特尔、英伟达等少数芯片设计公司手里，你看得着吃不着，别人还要卡你的脖子。

知乎用户 发表

“时间”就是一个噱头概念，用来包装7nm直接叠两层的

说白了，euv短期内没戏了，推迟到至少2030年

这种宣传更像是，本质是7nm叠双层（提升单位面积的密度，然后用“时间”包装一下

包装的时候，就是说叠双层，重新设计电路，降低时间延迟，不就包装成“时间”维度了

（或者再加一点，缩短关键路径的走线长度，降低电阻和电融负载，降低时间延迟）

听起来就高大上了，直接说7nm叠两层，会显得太low

7nm改造不出3nm，那把7nm两片叠一块，不就是和3.5nm的单位面积密度一样了么（耗电多一倍，甚至更多，管他呢）

一旦这样说，就是制程彻底没戏了的意思

给2031年这个时间点，就说明euv最快2030年才能成，然后造芯片再来一年，就是2031

和去年gpu的更新思路一样，直接把面积增加50％还是100％

今年是面积增加100％，但是叠在一起

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不知道，我就是比较奇怪，感觉 截止2026年5月25日，中国崛起的大部分牛逼到爆的技术，都在华为。。。。相对比而言，中科院 清北 就差的不是一点半点。。尤其是现在半导体这行业，感觉没有华为的新凯来这些技术，就完蛋了。

然后，看了这个消息。。。我觉得，如果西方不是个傻福的话，这种思路他们真的没有想到过？

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肯定是要时间换空间啊，难道所谓的算力不就是算得快的意思吗？还能算错了不成？

台积电迟早也要走这条路的，华为被迫先走而已。

3nm以下量子隧穿效应就会让芯片运行变得很麻烦，随着制程缩小，不确定性逐渐占据主导。这本来就是摩尔定律创始人在2003年时预言的一部分。

韬定律从来不是否定摩尔定律，而是一种接力，就算没这个韬定律，也必须从芯片制程缩小以外的方式接棒，人类没别的选择，物理规律就这样。

华为的方向没有任何问题，如果有什么值得担心的，那也是制裁我们的西方经济体，在芯片设计的“时间换空间”这方面走的比我们还快。

就像英伟达在Deepseek R1发布之后经历了历史最大跌幅，但又涨了回来。这并不意味着后面的资金认为Deepseek是垃圾。恰恰相反，Deepseek向世界开源之后，争取做世界第三AI的国家突然就冒出来一堆，玩家变多了，铲子更好卖。

韬定律没说不能在5nm和3nm上不能用，只是说这方面华为研究的早，研究的深。与其你担心方向错误，不如担心别人追上来。这时骂华为，很容易回旋镖，这赛道一直都在，看谁下场早跑得快而已。

知乎用户 发表

字研？

知乎用户 发表

根本不敢评价，因为根本不懂

刚去查了半天，还是半懂不懂

————“时间常数τ是描述系统（尤其是电路）响应速度的关键参数，它表示一个按指数规律变化的物理量（如电压、电流）衰减到初始值的1/e（约36.8%）或增长到稳态值的63.2%所需的时间。‌τ值越大，表示系统的过渡过程越慢；τ值越小，则表示响应越快”

这就是我查的结果，查也白查

但是以我的浅薄理解，既然被称为“韬定律”，作为一个定律，说明衡量半导体精密度的标准本身被变了。

也就是说，人民日报，新华社发布消息时都提到的，到2031年“将达到1.4纳米的同等水平”的说法，是有局限性的

因为今后有可能谈到半导体制程标准时，就可以不再说什么等价于“多少纳米”，而是变成了等价于“多少τ”

这就是标准话语权

知乎用户 发表

双创已经炒到那么高了，眼看对面楼已经快塌了，再不来加把火，怕是撑不到下半年。到时候两长存储的盘子谁来接？

各地产业基金投了这么多年，要不要赚钱？各地财政窟窿，要不要化债？

“你信吗？不管你信不信，反正我是信了。”

信就对了，还不去接盘科创50指数？

什么，你说你不买？不买就是不爱国！

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挺好的，至少我看清了是τ不是π，而没有01o1分不清。

知乎用户 发表

早晨刚起来就看到了人民日报的爆炸性新闻

2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

这是芯片性能起飞了？如果能跨过8gen3直接达到8E的水平，我就直接把魔法7换掉冲首发

阿华，你来真的啊

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

不是很懂这一块，有大佬讲一下吗，是不是钱老的系统工程思想？利用华为的通信优势结合先进封装？

“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

我们现在最新的工艺生产的麒麟9030可以达到2020年上半年台积电约6nm的水平，落后世界先进水平约5年。台积电 1.4nm 工艺预计于‌2028 年量产‌ 。‌‌‌

也就是说，华为新发布的技术大概可以缩短2年的半导体制造技术差距，已经非常厉害了

华为还是那个华为，持续巨额的研发投入终会有开花结果的一天

华为以及中国半导体等行业正在从“轻舟已过万重山，两岸猿声啼不住”过渡到“一枝独秀不是春”的阶段

华为产业链都涨疯了，不过我的半导体也能跟着喝汤，美滋滋

知乎用户 发表

华为，赢了！

知乎用户 发表

我管你这那的，如果9月份的芯片真的能干到8gen3甚至8elite并且功耗不翻车，那不就成了吗？那在实际使用上不就是追上台积电的3nm了吗？那我到时候直接一个保值换新不就得了吗🤣🤣一个个在这争的啥劲呢也不知道🤣

知乎用户 发表

只要不能量化，永远赢

知乎用户 发表

冷嘲热讽的没意思。当年芯片被制裁也是这个路数，也是这个路数，哎看不懂。最终还是“轻舟已过万重山”

华为既然说31年能做到等效1.4nm的芯片，我觉得还是很有可能的。华为光吹牛逼不实现的事应该还是很少的吧。真以为跟那谁似的。

各位着啥急呢，距离31年就5年，各位又不是活不到那时候了，贷款嘲讽，虚空审判可还行。

知乎用户 发表

很失望，某赵博主直接将其定性为哗众取丑的商业营销。

问题是，现在所有的纳米都是等效啊。有哪家的芯片的晶体管真的能突破14nm以下吗？

这种不专业的带有主观偏见的行为让我感到之前点的赞浪费了，我将对其取消关注，不再点赞。

PS有同学指出评论区有写

知乎用户 发表

以“时间缩微”替代“几何缩微”….

这是从掌控空间法则到掌控时间法则了吧，好奇什么时候出小绿瓶？

知乎用户 发表

我不懂这个，但是看到这个我想起了以前的GPU turbo技术

这么多年过去了 这项技术基本上也算是盖棺定论，

我就问了一下AI 答：

华为2018年推出的GPU Turbo技术，更像是一次成功的工程优化而非颠覆式革命。它的核心是通过软件手段，在系统底层进行智能调度，提升了图形处理效率。这并非纯粹的营销噱头，但其官方宣传的“性能提升60%、功耗降低30%”更多是在特定场景下的理论峰值，一些营销说辞也存在夸大。

🔬 技术原理：软件优化，而非硬件革命

GPU Turbo本质上是一种通过软硬件协同来提升图形处理效率的软件技术。它主要在系统底层进行了如下优化：

• 重构图形处理框架：打通EMUI系统与GPU、CPU之间的处理瓶颈，提升三者间的指令传输效率。
• 减少冗余计算：通过算法优化，在画面变化不大的场景中大幅减少重复性渲染工作。
• 智能动态调度：利用AI预测游戏负载，动态调整芯片频率和电压，在需要性能时全力输出，在任务轻松时降低功耗，实现高效能与低功耗的平衡。

📊 官方宣称 vs. 实际表现：一场数字的“魔术”

GPU Turbo在当时确实改善了游戏体验，但官方数据与实际使用之间有一定差距：

🤔 创新点与局限

尽管宣传有夸大，但GPU Turbo仍是一个系统工程能力的体现。

• 创新点：它展示了通过算法和软件优化来突破硬件性能瓶颈的可能性，后续迭代（2.0/3.0）在触控延迟、游戏支持数量等方面确实在不断进步。
• 局限性：它并非“底层革命”，而是系统级的工程优化。同时，独立分析机构AnandTech指出，它在技术上不及营销承诺那般具有革命性。

💎 总结：一次价值被夸大的成功工程优化

综合来看，GPU Turbo是一次成功的工程优化，但被过度的营销包装成了一场技术革命。

它的真正价值在于：

1. 启发了行业新思路：让业界看到通过软件深度优化，可以在有限硬件上挖掘更多图形性能潜力。
2. 是一次有效的商业营销：精准抓住了用户对手机游戏性能的焦虑，话题性极强，对华为产品营销起到了积极作用。
3. 对特定用户有实际帮助：对搭载麒麟芯片的华为/荣耀手机用户来说，开启GPU Turbo后，玩《王者荣耀》等游戏的体验确实有可感知的提升。

这项技术在工程上是扎实的，但在营销上是浮夸的。关键在于你从哪个角度看待它。

希望这次半导体领域新定律“韬（τ）定律”，不仅仅是一次成功的工程优化，而更是一种遥遥领先的颠覆式革命。

给他五年时间证明自己吧！

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说句实话，这个比较专业。

不过有一点可以谈一谈。

所谓的“摩尔定律”。

也不是什么自然界的规律。

是摩尔这个老头。自己总结的经验。

只是这一套在过去几十年一直是行之有效的。

最近，制程工艺快到极限了。

摩尔定律也随之失效。

华子提出一个新定律，不一定是自大。

我们大家不要笑话它。

等他三五年。

不过，我看了这个隐隐的担忧就是，这个散热怕是个大问题哦。

也有博主说华子后端设计已经解决了散热问题。

看疗效吧。

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• 摩尔定律是经过多年生产验证才能说是定律，华为怎么敢把一个新事物就敢说是定律。
• 所谓的韬（τ）定律根本没什么新鲜的，各大厂商早就用了好多年了，也就华为当个宝去宣传。

话说你们不觉得矛盾吗？能不能统一话术？

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太好了，价值远远超越5G，直接压上国运吧。

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有一说一，摩尔定律本来就是当年intel自己吹出来的。

intel吹得，华为吹不得？

还是看之后华为能不能真拿出硬实力来实现吹的这个牛逼。

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厉害了我的国。

厉害了华子。

相当于在摩尔定律的基础上迭代了。

遥遥领先！

——————————分割线，5月26日更新

看到各种回答，刷新了我的认知。

1，有贬低摩尔定律的，这个大可不必。

说韬定律颠覆/踢翻摩尔定律，不如说韬定律颠覆了人们的认知。

摩尔定律的重点是迭代时间吗？不，是晶体管密度＝芯片性能，与几纳米工艺制程唯一强相关。就是说，几纳米工艺可以直接表征芯片性能。（摩尔定律是一种现象总结的指导芯片行业发展的经验/思想，当年无可反驳）所以大家都在卷几纳米，asml就是摩尔定律指导下产生的畸形怪物。摩尔定律，指导了一个时代。

韬定律的重点是，晶体管密度现在不直接等于芯片性能了。华为用时间微缩原理发明的工艺技术（并且这种工艺技术还在不断进步），可以令华为掌握的工艺制程（比如7nm）的芯片性能加上韬定律的工艺技术，在2031年可以达到摩尔定律时代1.4nm的芯片性能。韬定律是一种工艺技术，但它同样能引领/指导下一个时代。asml这个畸形怪物的垄断被华为打破了。

摩尔定律的总结者惊才艳艳，但韬定律的伟大在于，它是被发明的。

韬定律只是让中高端工艺制程（7nm）可以等效于旗舰工艺制程（5nm，3nm甚至1.4nm）但它不能让65nm飞升至3nm的高度。

2，小黑子们的各种群魔乱舞的话术内容balabala，我就不一一举例反驳了。请各位看官仔细阅读我上面的第一条，就能轻易分辨小黑子们的话术假在哪里。各位看官请谨记，能骗到人的话术是9成真1成假的。

3，小黑子们没有任何实质内容的情绪输出。

目的是为了淹没科普韬定律的回答。就是当年论坛水军的打法。

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今年的华为是真正的王者，全面复兴，夺回市场。

韬定律是华为核心技术的又一突破，突破制程限制，打破摩尔定律的束缚和牢美的制裁。

我们会在下一代麒麟芯片上看到这项技术的真正实力，给华为点赞。

知乎用户 发表

摩尔定律不也就是一个人说的一个思路，一个猜想吗？

华为考了95分

媒体想搞个大新闻，还有因为自己不专业，不是很懂，把它吹嘘成了99分

有些大聪明就抓住这一点，说华为只有60分？

还没小米这种79分的好？

你就说这思路，他能不能实现吧，能不能完成吧？

那牛不牛逼，和高通比和苹果比呢？

除了华为，还有谁能做到？

那是不是遥遥领先？

虽然他考了95分，但我觉得和100分没有任何区别

就是，牛逼

，，，，，，，，，，

有个很有趣的现象，就是以前的好几任米粉头子随着年龄的增长，阅历的增，长见识的增长，都会开始变成华为粉。啊，米粉基本上都是那些年轻人，因为他们不懂

知乎用户 发表

我是不太相信华伪在某一领域突然爆炸式突破然后遥遥领先

当高通台积电英伟达是傻子？别人就没想到？

你要说它慢慢优化，然后等EUV造出来之后再追上，我是相信的。没有EUV 就能追上台积电1.4纳米，简直离谱

如果你能用这种方法造出台积电1.4纳米，那台积电用euv马上就能造出来0.5nm了

知乎用户 发表

高赞那篇写的太业余了。里面数据一堆错的。

所谓 logic folding根本不是啥新技术，本质上就是单片三维集成（monolithic 3D integration） 把电路在垂直方向上堆叠，用很短的层间通孔（ILV）替代长距离的横向走线。

2010年Monolithic 3D Inc 就提出过这个技术，称之为电路折叠（folding of a circuit） ，并展示样片 。

下面这些图是2013年的！！

• 下面这些图是2013年的！！

• 学术界很早就在做晶体管+垂直RRAM的单片3D集成，因为这种"细粒度逻辑/存储交错的3D结构"在数据密集型应用中可带来能耗-延迟积改善 。
• 2025年12月斯坦福联合SkyWater就在美国本土晶圆厂流片了首个真正的3D芯片，碳纳米管晶体管和RAM在同一片上，号称能耗-延迟积可达1000倍改善 。

先进封装方面，TSMC的3DFabric平台包含SoIC、CoWoS、InFO、SoW等一整套技术，实现逻辑、存储、模拟、光子、专用加速器的异构集成，Intel的Foveros、Samsung的X-Cube、AMD的3D V-Cache（已经在Ryzen X3D系列里卖了三代）都是商用产品。AMD那个V-Cache就是把SRAM折叠堆到CPU上的例子。

华为没说这些是自己原创的。人家做学术有节操，不可能在这种学术会议上炒剩饭。

知乎用户 发表

华为营销的弊端表露出来了，他营销了太多次这种“遥遥领先”的东西，导致市场已经对他越来越反感越来越免疫了。

比如之前的三进制计算机，更早的要推翻Windows的操作系统，半死不活的鸿蒙生态，还有一个编译器，后来据说被扒皮是换壳。

这次可能会不一样，但是这玩意还需要时间验证吧，就目前看，不认可的居多。

知乎用户 发表

看到那么多嘲讽、阴阳、谩骂的帖子，其实挺可笑的，看来敌人是真急了，连忙组织一大批垃圾跳出来围攻。可是，这些垃圾再怎么抹黑，任正非在中央民营企业家座谈会上依然稳稳坐在企业家的C位，华为依然得到国家和地方政府大力支持，华为产品依然得到广大人民群众支持。抹黑有用吗？蚍蜉撼大树的执念再怎么顽固也只能是徒劳无功

知乎用户 发表

希望不要跟当年的5G一样。

实事求是一些。

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手机测评一句芯片都不让提，现在大庭广众之下，何庭波直接爆？我不明白！

知乎用户 发表

5G，

盘古Ai大模型，

ADS，

麒麟芯片，

哪个不是一开始满世界遥遥领先，最后路边一条。

光刻厂，

且听龙吟，

哪个不是一惊一乍，最后笑话一条。

我不懂芯片工艺，也不是这方面的专业人士，不从技术层面评价，单纯从这个公司尿性来说，大概率是包装炒作。

这里面有一个逻辑硬伤，如果真是全球独一份的技术，那么全世界其他老牌的、新势力的顶级实验室、研究部门、科研团队是在打酱油吗？

知乎用户 发表

不是我们不信你，你遥遥领先的三进制计算机能不能先拿出来让大伙瞧瞧🤣

知乎用户 发表

潜台词：且听龙吟的EUV没下文了，换个词汇继续龙吟。

知乎用户 发表

当一帮不懂技术的破口大骂

我就知道华为又做对了

知乎用户 发表

希望看到业内人士来解读，而不是一群什么都不懂的人阴阳怪气，这些人都不是这行业的阴阳怪气什么呢？

知乎用户 发表

先说结论，这是华为的企业宣传口号，而非经学界认可的新定律。真正的"定律”（如摩尔定律虽是经验规律，但有数十年可量化数据支撑）至少需要：可量化定义、可重复验证、公开同行评议。而"韬定律"目前：
1.无白皮书、无公式、无明确定义：未公布τ的具体测量方法（是门延迟？互连延迟？系统响应时间？），也未说明等效换算公式。

2.无IEEE/学术期刊同行评议：何庭波在ISCAS 2026做的是Keynote演讲（主旨报告），不是经同行评审的论文，目前只是企业发布会级别的表述。

3.“等效1.4nm"无度量口径：只说"达到1.4nm同等晶体管密度”，但密度≠性能≠功耗≠良率≠成本，五个维度只提一个，且未给出第三方验证数据——属于不可证伪命题。

韬定律核心主张——不再只靠缩小晶体管，靠架构/互连/逻辑折叠压缩信号传播时间来提升性能——然而这在半导体界早有实践：

1.Intel、AMD、苹果早已用Chiplet（小芯片）、3D堆叠（如Intel Foveros、台积电CoWoS）、更短互连来降低延迟提升吞吐。

2.逻辑重构、乱序执行优化、缓存层级调整属于CPU/GPU微架构常规工作，业内叫"微架构优化“或”系统级优化"，从未有人因此宣布发现新"定律"。

华为把业界已在做的后摩尔工程实践冠以一个律名并宣称"新路径"——本质是旧酒换新瓶+起了一个很唬人的中文名（τ谐音"韬光养晦"）来制造话题。

选在ISCAS中国上海会场发布，借IEEE招牌增光，但实际受众是媒体和大众而非业内的"定律验证者"。

取名"韬(τ)定律"——韬光养晦+时间常数τ，一语双关极具传播性，明显经过品牌策划，目的之一是争夺"高端芯片性能定义话语权"。

任正非本人曾对外表示"美国夸大了华为芯片成就"——侧面印证外界对华为芯片宣传存在过度解读的空间。

以上都是胡言乱语。

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对，对，对

看着这些充满恶意的回答，就知道这次的技术真的是一大进步，

那些说PPT 你们别急，两三个月之后搭载新架构芯片的 90 就发布了，到时候可别删哦，记得岁月史书

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且听龙吟的延时加长版……仅此而已……

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不懂，但是这个x上直接打广告有点难绷，希望华为成功

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我们可以参考一些华为的历史案例，我相信你就知道这个所谓“新技术”的结局：

• 盘古大模型（2020~至今，上百亿元级别）
  营销宣传：“打造中国AI底座”“行业大模型革命”；
  结局：既没有形成开发者平台，也没有形成C端入口，在主流大模型竞争中彻底失声，更像是“存在于政企招标文件里的AI品牌”。
• 方舟编译器（2017~2019，几十亿元级别）
  营销宣传：“重新定义安卓性能”“彻底解决 Android 卡顿问题”；
  结局：开发者几乎完全不买账，安卓生态毫无变化，已经被行业彻底遗忘。
• 盘古气象大模型（2021~2023，数亿元级别）
  营销宣传：“AI颠覆传统天气预报”；
  结局：论文很亮眼，现实几乎无落地，属于“科研成果完成商业化断层的典型样本”。
• MindSpore（2018~至今，数十亿~上百亿元级别）
  营销宣传：“国产AI框架核心底座”；
  结局：在 PyTorch 已经成为事实标准的情况下仍坚持“生态自建”，最终变成“官方在用、行业绕开”的封闭体系。
• HarmonyOS（2016~至今，数百亿元级别）
  营销宣传：“万物互联操作系统”“摆脱 Android”；
  结局：本质仍高度依赖 Android 生态续命，所谓“原生生态闭环”长期停留在发布会和开发者大会层面。
• Huawei Mobile Services（2019~至今，数百亿元级别）
  营销宣传：“全面替代 Google GMS”；
  结局：低估了“全球开发者网络效应”的强度，最终变成“手机能用，但世界不跟你一起用”的生态孤岛。
• Petal Search&Petal Maps（2019~2021，数十亿元级别）
  营销宣传：“打造自有搜索入口”；
  结局：在搜索已经被 Google 完全固化的时代硬切入口，本质是“错位竞争的边缘实验”。
• Celia（2019~至今，数亿元级别）
  营销宣传：“智慧AI语音助手”；
  结局：既没成为入口，也没形成习惯，在 Siri / Google Assistant 之后几乎没有插入空间。
• WeLink（2019~至今，十亿元级别）
  营销宣传：“企业数字化协同平台”；
  结局：没能进入互联网公司主工作流，长期停留在“有部署但没人真用”的企业软件常态。
• Huawei Cloud（2011~2018早期，数百亿元级别）
  营销宣传：“云时代核心基础设施”；
  结局：在互联网云爆发期明显慢半拍，靠后期G端强推才勉强追上主流阵营。
• 华为VR Glass（2018~2022，数亿元级别）
  营销宣传：“下一代沉浸式入口”；
  结局：行业没爆发+内容缺失，最终变成“发布会很未来，现实没人戴”的产品线。
• HiSilicon ARM PC路线（2017~至今，几十亿元级别）
  营销宣传：“下一代PC架构革命”；
  结局：生态没等来，软件没跟上，硬件只能长期停留在“可展示但不可规模化”的尴尬状态。

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早在8年前，英特尔就已经提出了3D堆叠技术。

当时（2018年），英特尔就提出了用**Foveros面对面键合、**“像搭积木一样叠逻辑芯片”（把计算核、缓存、I/O 分块堆叠）。

2020年，英特尔实现了Foveros量产，并将该系列芯片产品命名为Lakefield。

一年后（2021年），AMD也提出了3D V-Cache的堆叠技术，并在2022年3月实现量产，主要应用于霄龙Milan-X、锐龙5800X3D上。

那么，为什么英特尔、AMD最后都失败了呢？

原因很简单，因为热管理完全失控。

简单来说就是，3D堆叠技术中的上下两层都是高功耗逻辑，热量互相焖，导致热点温度直接飙升至120–140℃，因此只能降频（导致性能大幅下降）。同时，3D多片堆叠不仅成本是2D平面芯片的2–3倍，而且更致命的是“一片坏、全片废”。

最终，英特尔Meteor Lake移动端勉强能用，但性能提升有限、价格贵、发热大；而桌面端Arrow Lake则直接砍掉了大部分3D堆叠、退化成普通Chiplet。

由此，英特尔内部的结论是：Foveros不适合大规模高性能逻辑堆叠，只能用于低功耗+小面积场景。

对此，AMD则沉默不语。

2025~2026年，AMD的旗舰产品9800X3D、9950X3D均大量出现“突然黑屏、永久损坏”的悲剧。

其中，9800X3D占绝大多数（占比约90%）。具体症状则是：

拆机会看到CPU 背侧中央有烧黑点、金属触点熔蚀、插槽针脚发黑； 换主板、清 CMOS、重涂硅脂都无效，CPU彻底报废。

与之形成鲜明对比的是，非X3D的9700X、9900X耐受则高得多，很少烧毁。

对此，AMD的官宣解释则是（坚决）不承认 CPU 设计问题，而是直接把锅甩给主板厂商BIOS违规。

更加尴尬的是，主板厂商在2025 H2之后采用最新BIOS的新批次产品，虽然烧毁概率出现了下降，但却并不是零（依然存在X3D芯片烧毁问题）。

而这背后的根本原因，就在于3D堆叠的中间没有高效散热层，热量闷死在接口处，导致核心温度比普通版芯片高出25℃左右。同时，3D堆叠结构对电压极度敏感，只要轻微过压就会烧毁。

因此，AMD只能降频/降压，从而导致多核性能反而更弱的尴尬结局。

最终，AMD的结论是：3D V-Cache只是“一次性战术产品”，而并非“可扩展架构”；因此下一代产品放弃深度3D堆叠路线（不再盲目增加堆叠层数），而是转向更大缓存平面设计+封装优化。

那么，“韬（τ）定律”是否能够解决英特尔、AMD都没有搞定的瓶颈问题呢？

对此，台积电则笑而不语。

与台积电的SoIC（块级堆叠，整颗CPU+整颗SRAM堆叠在一起）的热源分散相比，“韬（τ）定律”的门级堆叠（同一个CPU核心，上下两半堆叠在一起）存在着热源高度集中的致命问题：

a、单位体积的功耗密度翻倍、层间积热难散。b、层间“夹心”积热严重，热量被锁在两层有源区之间，垂直散热路径短、热阻大。c、虽然混合键合/TSV缩短，但每个键合点都存在R/C开销，层数越多漏电越大、尤其是3层堆叠后的漏电问题飙升。

因此，“韬（τ）定律”的最致命问题就是高功耗问题，没有之一。

例如，麒麟2026的晶体管密度暴增了53.5%以上、单位体积发热飙升，且两层有源区的面对面键合，中间介质层仅几 μm、热量难以导出。因此，在高负载时，麒麟2026核心结温会直接飙升至110℃，从而触发降频、抵消性能收益。

至于麒麟2026是否会出现AMD/9800X3D和9950X3D的“突然黑屏、永久损坏”，则是一个毫无悬念的送分题。

事实上，这也是为什么台积电采用SoIC（块级堆叠）方案，而抛弃“门级堆叠”方案的根本原因。

简单来说就是，SoIC主要靠背面金刚石热沉 + 外部液冷，层间用普通介电层、层间积热压力小，从而实现整体能效提升15%~20%。

而“韬定律”则是为了宣称（大肆宣传）的能效提升41%，采用了能耗飙升、层间积热严重、工艺复杂度极高、良率挑战更大（一片坏、全片废）的“门级堆叠”方案。

那么，对于最致命的高功耗问题，“韬定律”的解决方案又是什么呢？

答案是一家名叫黄河旋风的公司。

简单来说就是，在上下两层硅有源区之间，插入100–300μm厚的单晶金刚石片（散热层），用纳米级混合键合把“硅 - 金刚石 - 硅”压成一块“三明治”。从理论上来说，这种“三明治”可以实现热阻降低35%、结温降低20℃。

那么，为什么只能是“理论上”呢？

对此，日本信越化学则笑而不语。

在“三明治”的散热层解决方案中，对单晶金刚石片的表面粗糙度、洁净度、位错密度的要求极高，甚至到了变态的程度。

作为全球垄断的半导体级单晶金刚石供应商，日本住友的SUMICRYSTAL单晶金刚石不仅无晶界、原子级规整（单晶），而且表面粗糙度Ra < 0.1nm（原子级平整）、热导率2000–2300 W/m·K（均匀性极高）、位错密度<10²/cm³（近乎无缺陷）。

而作为“韬（τ）定律”散热的唯一供应商，黄河旋风却只有多晶、没有任何商用单晶。

该公司主力产品8英寸MPCVD多晶金刚石不仅属于晶粒微米级（有晶界），而且表面粗糙度Ra约4nm、远不如单晶平整（差距超过40倍）；因此只能应用于封装级散热（GPU盖、光模块散热片）、模组级散热（服务器底座），而无法用于芯片直接键合层间。

实际上，目前黄河旋风的单晶产品仅处于实验室阶段、没有任何商用产线，根本无法支撑“韬定律”散热方案。

这时，这个问题就从一个单纯的半导体技术问题，变成了一个充满了special color的喇叭形问题。

*

由于涉及sensitive内容，【此处删除3010字】

*

约翰·斯坦贝克说，“也许，我们所拥有的越少，我们就越需要吹嘘。”

楼下保安则说，昨天在小区门口听到两位00后女生在聊天，其中一位女生颇有经验的说：其实，你根本用不着去骗一个对你狂热痴迷的男人，因为不论发生什么他都会自己骗自己的。

⚠️以上内容节选自《2026房地产沉思录》、《钢的国》，所有sensitive内容均已删除，感兴趣的童鞋可以在公众号或new base[1]中查看原稿。

参考

1. ^通过WX（naibaodedashu）加入。

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优化就是优化，搞一堆普通人看不懂的名词出来，不就是为了沸腾，制程落后，再怎么优化不过是屎上雕花

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当猾子说4k的时候，你们知道的😂。

当滑子说支持刷新率120hz的时候还是60，我记不清了，你们懂的。

当猾子说游戏什么支持gpu turbo的时候，你们懂的。

说你懂的是省去长篇大论。

虽然上面这些糊弄人的概念让人发笑，但是好歹滑子的产品实物是确实插帧，降低分辨率来达到。

总之还是有实物的。

现在滑子又整了个大活，连能拿到手的实物都没有。

又是一场盛大的赢趴。

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且听龙吟是23年的，3年后的26年整出来张路线图又一竿子打到5年后的2031年，这个时长的话，19年发布的方舟编译器连官网都打不开了。

不过看起来写文章的人还是比较要脸的，用的是“Theory”（原理）而不是中文通稿使用的定律（law），应该是有点东西的。一个要脸的人说自己做了点什么出来，那最起码这个成果他自己真的信。

不过也不好说，万一像隔壁的出口杨梅一样不骗老外呢？系统语言中文harmonyOS切换成英文Android System也有前科。

评论区撒泼打滚的魅力时刻

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这讨论区，跟当年鸿蒙 1.0 差远了，我很乐意几年后拿着迭代成熟的手机看各位的合订本，你们别删，要不我没乐子……

对于下面这种人，我没有任何交流的意愿，但是你不管，他就会带偏很多人，然后蹬鼻子上脸，继而影响到更多没底气跟着跑偏，让更多的人蹬鼻子上脸~ 我不想浪费时间在这种明明动动手就能轻而易举查到的东西上面，还是那句话：

“在这里哭，是哭不死华为的”

知乎用户 发表

前段时间吹的“光刻厂”和“固态电池”有消息了吗？

除了股市割韭菜，还能干啥？

知乎用户 发表

3D堆叠技术，AMD、Intel、英伟达前些年都用过。

其中散热是很大的问题，良率也会下降。

菊花换了个名字，就说是自己创造的。我的脸真不知道往哪里放。

前些年不是要追几纳米的制程吗？怎么，追不上了，要换个说法了？5G，天下皆瘦，一家独肥，还余音绕梁呢。

知乎用户 发表

我也没说啥，就这张图，有啥破防的

知乎用户 发表

我看隔壁IT之家热榜10篇8篇都是这个，结果评论区却全是从赢技术到赢人种，没有一个讨论了这个所谓的定义。选在ISCAS中国上海会场发布，借IEEE招牌增光，也是唬人专业户了。总之，玩IT之家十余年，眼睁睁看着它从自由的科技讨论区到受限的科技展示板块再到风味科技展示大字报。荒谬。

知乎用户 发表

港校工科博士，我就说一句话

真要是像他描述的那样脚踩摩尔定律的爆炸技术。不可能发在这么个垃圾水会上。

近五年平均录取率53.3% 什么水平自己判断 不再回复。

ps：真技术deepseek发表在Nature

知乎用户 发表

记住一点，不可量化的东西，一直遥遥领先。

江山易改，本性难移。

遥遥领先在汽车圈胡乱吹，导致金身已破。

芯片也要开始重蹈覆辙了。

时间会证明一切。

拭目以待，勿谓言之不预。

知乎用户 发表

时间怎么缩微？时间可以缩微的话，那是不是可以认为造出了可以影响时空的机器？

逻辑怎么折叠？与或非及其衍生逻辑，就那么可以数出来的几个，折叠是要做造物主？

时间常数如果被影响了，那么EDA工具计算的基础就变了，完全就得重新定标了，

等等！EDA工具搞定了没？

材料的热效应怎么解决？

制造用的新设备已经研发出来了？据知友描述，常规设备都修个不停。

有一点影响时间常数的理论发现，就夸大到听不懂。

明天是不是可以再发一条突破碳基的有机生物芯片了？

能不能务实一点，低头做事。

知乎用户 发表

Emmmm……看了看这个定律的解释，令我想起用一张十年前知乎远古芯片大佬

@薛矽

做的后摩尔定律时代技术路线图一张图。

注意看中间这个“more than moore（MtM）”超越摩尔路线，这个是ITRS组织提出的，你可以把3D IC堆叠、Chiplet等称之为超越摩尔，也可以称之为韬定律，韬定律广义上应该是属于超越摩尔定律的范畴，把超越摩尔的方法论系统化的聚焦到单芯片本身的设计上了。

这个方法论就是为了在晶体管几何缩微放缓的情况下，继续提升半导体系统的性能、能效和集成度，不再单一依赖光刻技术和晶体管尺寸缩小，而是转向多维度、多层次的协同创新，包括器件、电路、架构、系统等层面，来满足数字经济时代指数级增长的计算需求。

某种程度上跟“透明计算”理论与“云计算”范式的关系有点像。

我倒真不是黑，我是一向推崇海思的。

透明计算虽然拿下空缺9年的国家自然科学奖一等奖，但是却一毛钱产业转化都没有做到还不如倪光南，连创立者张尧学院士自己都进去了。

韬定律至少完全不止于此，这个定律对学界和欧美产业界影响估计较小，但是呢能促进产业化，能帮助多卖货至少就有很大作用了，再不济也是纯血鸿蒙前的鸿蒙1.0-4.0嘛。

不过何的ppt里敢于的对标等效1.4nm我觉得肯定不是无的放矢，我是完全能接受fake it until make it这个资本逻辑的，最后只要真的按预计节点或晚一点也不要紧来不打指标折扣的make it。

是骡子是马就拿出来溜溜。

但我谨慎乐观的看好。

知乎用户 发表

韬定律越看越眼熟，总觉得似曾相识，对啦！20 年前，初学《通信原理》的时候，调制技术这一章讲到QAM调制，那个高维正交空间我怎么也不能理解，我还去蹭了大一的高数答疑时间，问了我们学校的高数名师，我只记得高数老师告诉我，如果你不理解整个推导只需要记得这是“工程师向数学家求助，在频域资源有限的情况下，利用高维空间获得了更多实质上的频率资源，用来增加系统传输容量”。属于是真的“凭空造牌”了，是真的造到牌了。后来呢，QAM调制的各种优化方案被广泛应用于 4G技术。华为不愧是一家通信起家的公司啊，用有限的资源为更多用户提供高质量的通信服务一直是通信人的目标。这个目标天然具有反“卡脖子”属性！

​可惜华为不上市…

知乎用户 发表

晶体管原有的发展路径是在同样的面积内堆更多的晶体管，实现更快的运算，但是晶体管的速度快了一倍，未必运算就快一倍，可以理解为车快了，路面坑坑洼洼、交通灯设置不合理。

华为这次提出的方案是从第一性原理重新思考，路面、信号灯、车辆同时优化

某种程度上可以类比猎鹰发动机 从V1到V3的进步

换句话说，做小晶体管尺寸收益变小、或者难度太大

知乎用户 发表

有人看到loficfolding技术，就会应激的大喊你堆叠技术再强能比得上苹果还有英特尔台积电吗？

那直接看图吧，上下全是计算单元，中间点对点直线键合间距小于2um，还有背部通信，这玩意苹果和英特尔还有台积电做的出来？

这是目前为止最复杂难度最高的堆叠技术

知乎用户 发表

我认为华为现在提出“韬定律”，真实动机其实有四层，而且这四层是同时存在的。

第一层，是最直接的：

它需要给中国半导体建立一个“后摩尔时代的话语体系”。

过去二十年，全球半导体产业的话语权，本质上一直掌握在：

• Intel 的 process roadmap；
• 台积电的 PDK；
• ASML 的光刻路线；
• NVIDIA 的 CUDA 生态；
• Synopsys/Cadence 的 EDA 标准。

换句话说：

谁定义 scaling，
谁就定义产业。

摩尔定律最厉害的地方，从来不只是预测晶体管数量翻倍。

而是它定义了：
整个产业的资源配置方向。

资本、
人才、
设备、
材料、
EDA、
软件生态，
都会围绕这个“共识”运转。

所以华为现在做的，其实不是简单发布一个技术概念。

它是在争夺：
“后摩尔时代谁有资格定义路线图”。

这是非常典型的产业战略动作。

第二层动机，其实更现实：它需要给“先进制程受限”这件事，重新建立技术合法性。

因为过去整个半导体行业默认一个逻辑：先进 = 更小制程。

这意味着：
没有 EUV，
就天然低人一等。

而华为现在必须改变这个叙事。

否则它永远会被锁死在：
“追赶台积电/三星”的坐标系里。

所以“韬定律”本质上是在重写评价体系：

从：
“谁的 transistor 更小”

变成：
“谁的 system latency 更低”。

这是一个非常关键的认知转换。

因为一旦评价指标从：
geometry scaling

变成：
system-level efficiency，

那么：
Chiplet、
先进封装、
NoC、
软件协同、
集群互连、
memory hierarchy，
全部都能成为“先进性”的组成部分。

这实际上是在把：
“制程差距”
转化成：
“系统工程竞争”。

说白了：

这是在试图把中国半导体最弱的地方，
重新定义成“不重要”。

第三层，其实是 AI 时代带来的行业变化。

这一层很多人没看透。

因为 AI 的出现，实际上真的削弱了“单点制程领先”的绝对统治力。

为什么？

因为大模型时代，
性能越来越取决于：

• memory bandwidth；
• cluster interconnect；
• software stack；
• parallel efficiency；
• inference scheduling；
• token throughput；
• KV-cache management。

而不是单纯：
frequency。

这是一个历史性变化。

CPU 时代，
频率决定一切。

AI 时代，
数据流决定一切。

所以现在全世界都在做：

• Chiplet；
• CoWoS；
• HBM stacking；
• optical interconnect；
• scale-up fabric；
• software-hardware co-design。

华为非常敏锐地意识到：

AI 时代可能是中国第一次有机会，
绕开“单点工艺碾压”的窗口期。

因为 AI 系统越来越像：
“系统工程竞赛”，
而不是：
“晶圆厂竞赛”。

所以“韬定律”实际上是在抢占：

“AI 时代半导体的新理论解释权”。

这个非常关键。

但真正最核心的，
其实是第四层。

也是最深的一层。

华为需要稳定整个产业链信心。

注意：
这个动作的对象，
不只是工程师。

更是：

• 政府；
• 资本；
• 高校；
• 国产 EDA；
• 封装厂；
• 材料厂；
• 设备厂；
• AI 创业公司；
• 整个国产供应链。

因为中国半导体现在最大的问题，
其实已经不是技术。

而是：

“大家是否还相信这条路能走通”。

这是最危险的。

半导体是一个：
超长周期产业。

如果行业开始形成：
“反正追不上 ASML”
“反正先进制程没戏”
“反正永远落后台积电”

这种预期，

那么人才、资本、研发投入，
都会开始塌缩。

而“韬定律”最大的作用，
其实是：

重新给整个产业提供一个未来叙事。

注意，
产业发展很多时候靠的不是“当前真实性”，

而是：
“未来可相信性”。

摩尔定律早期也不是物理定律，
而是产业信仰。

这一点非常重要。

所以从战略层面看，
华为现在做的事情，
其实很像当年：

• 日本提出第五代计算机；
• 美国提出信息高速公路；
• NVIDIA 提出 AI factory；
• Intel 当年疯狂强化 Moore’s Law roadmap。

本质上都是：

用一个宏大技术叙事，
去组织产业资源。

区别只在于：

华为现在面对的是“被技术封锁”状态下的产业重构。

但问题也恰恰在这里。

因为“韬定律”现在有一个非常危险的倾向：

它容易让产业产生一种幻觉：

“只靠架构创新，就能跨越制造代差”。

这是危险的。

因为历史上几乎所有“绕过工艺”的故事，
最后都失败了。

Transmeta 失败过，
Cell Processor 失败过，
Itanium 失败过，
Sun UltraSPARC 失败过。

原因都一样：

你可以短期用 architecture compensate process，
但长期不可能彻底脱离 manufacturing。

最后决定成本、功耗、良率、规模化的，
依旧是：
process technology。

所以我认为：

“韬定律”的真正价值，
可能不在于它是否真能成为“新定律”。

而在于：

它是中国半导体第一次，
开始试图从“追赶者思维”，
转向“路线定义者思维”。

这件事本身，
其实比技术细节更重要。

但路线定义权最终不是靠演讲获得的。

而是靠：

• tapeout；
• yield；
• volume；
• software ecosystem；
• developer adoption；
• 商业闭环。

说得再直白一点：

如果未来三年，
华为真能把：
3D logic、
国产 EDA、
先进封装、
AI 集群、
HBM 调度、
光互连、
系统软件，
真正整合成一个可规模化量产的平台，

那“韬定律”就会从 PPT 变成 roadmap。

但如果做不到，

它最后就会像很多历史上的“新定律”一样，

变成一次非常宏大的产业公关。

知乎用户 发表

韬定律和秦制在演化思路上是一模一样的

都是为了加强管理和提升社会资源的汲取效率引入了高度复杂系统（官僚系统和3D堆砌）。

所谓的韬定律天花板是非常低的

因为3D堆砌多了后必然会带来散热问题，从而约束芯片性能发挥。

然后过于复杂的设计，不然会增加芯片流片成本。

这玩意就跟高架桥似的，修一两条能提升交通效率，一下子修几十条，反而增加交通认知负担影响通行效率。

最多也就两三年吧，估计就放弃了，这条路从演化视角上看，和秦制一样，根本走不通。

知乎用户 发表

「韬（τ）定律」作为一个定律本身我认为大多是炒作，但全盘否定其他成果我认为也属于过头。

5 月 25 日，华为在上海 ISCAS 2026 上发布了「韬（τ）定律」，宣布今秋的麒麟新芯片将首发 Logic Folding 技术，并提出「到 2031 年高端芯片晶体管密度等效 1.4nm 制程」的路线图。

消息在全国甚至全球依法轩然大波，目前数码圈出现了两种截然相反的观点。

一种是「换道超车、打破摩尔定律半世纪垄断、国产芯片从此握有主动权」；另一种是「纯属炒作、新瓶装旧酒」。

接下来我讲讲我的个人观点，仅供参考：

在一切之前

任何祛魅，都该从承认真实开始，否则就成了另一种偏见。

逻辑折叠带来的提升是实打实的、有量产数据支撑的，不是 PPT 画饼。按华为公布的数据，麒麟 2026 相比「传统 2D 设计（图中的 Conventional 2D Design）」，晶体管密度提升 53.5%（达到 238 MTr/mm²），P 核能效提升 41%，峰值时钟频率提升约 12.7%。

这些收益是在固定的器件节点上、不依赖新光刻工艺拿到的——靠的是在三维空间里对逻辑分布做拓扑重组。在被卡住 EUV、拿不到先进制程的处境下，能在 7nm 级工艺上再榨出这么多，确实好于外界对"7nm 还能再挤出多少"的预期。

所以请记住这个限定词：「好于技术封锁下的预期」。它同时挡住了无脑黑（毫无新意，在技术封锁下只能走旧路）和无脑吹（未来赶英超美，定义芯片行业主动权）。问题从来不在这句话，只在后面被叠加上去的东西 —— so-called 「τ 定律」，以及 Logic Folding。

先说麒麟 2026 SoC

把纵向对比换成横向对比，定位会立刻清晰。

它的上一代麒麟 9030 Pro，业界共识大致是骁龙 8 Gen2 的水平，也就是 2022 年的安卓旗舰，落后约 2-3 代。按这次公布的提升幅度（频率 +12.7%、能效 +41%，再加上 HarmonyOS 较为优秀优化的加成）推测，麒麟 2026 大致落在骁龙 8 Gen3 / 苹果 A17 Pro 的水平，也就是约两年前的旗舰水平。（个人猜测，更差或者更好都不一定）

而 Kirin 2026 要面对的上代对手，是骁龙 8E5、A19 Pro、天玑 9500 —— 或者说即将发布的 A20 系列和高通、天玑新芯片。所以即便进步明显，它对标的仍是同行两年前的型号。海外硬件媒体的判断也一致：这些当代旗舰仍是麒麟 2026 无法企及的，根本原因还是制程。

这没什么可羞耻的。被制裁、用 7nm 级工艺，能做到这一步已经不容易。日常体验会很够用，毕竟现在手机 SoC 性能的过剩是事实。但若指望它在跑分上反超苹果高通旗舰，目前不现实。

但这并不代表技术突破是假的。不死磕华为和整个中国并不擅长的芯片制程，转向 Logic Folding 的方向这一步确实是对的 —— 但代价也清楚，世界上从来没有免费的午餐，绕过的是先进制程，付出的是更大的硅面积、更贵的封装、更高的设计复杂度。也就是更加容易积热，复杂度提高带来的良率降低 - 芯片更贵 - 价格提高，以及面积提高带来的挤占电池等部件的空间。

关键问题：τ 定律

这是整件事最值得想的地方。

如果只是造一颗更强的芯片，根本不需要什么 τ 定律。逻辑折叠该怎么做就怎么做，不挂 law 的名头照样能流片。

华为论文的引言说，

自20世纪60年代中期以来，半导体行业一直以纳米为单位衡量进展。每18个月，晶体管缩小，频率上升，每个逻辑门的成本下降。摩尔定律既是一种经验观察，又有助于建立一个行业契约，整个计算栈都建立在这个契约之上。该行业契约已不再成立。超越7nm节点，几何缩放不再带来历史红利。光刻工具正在接近图案化的物理极限，EUV折旧主导着晶圆成本，每晶体管的价格曲线已经变平，在某些情况下甚至发生了逆转。对于那些使用最先进光刻技术受到限制的组织来说，这种限制更早地变得具有约束力，并且更加严重。
因此，该行业的核心问题发生了变化。它不再是“晶体管还能再收缩多少？”而是“应该缩放什么，针对什么目标？”
在过去六年中，作者在华为半导体公司的团队在移动SoC、AI加速器、系统结构和封装的硅中研究了这个问题。结论是，答案并不在于另一个节点，也不在于另一种晶体管架构，而是在于主要优化目标本身的变化。这种观点认为，电子系统发展的下一个十年不应以几何尺度为指导，而应以时间尺度为指导——在堆栈的每一层系统地减少单个特征时间常数τ，从皮秒内的晶体管切换到秒内响应的数据中心工作负载。

以下是我根据论文的理解，可能有误敬请谅解：

What is τ？

按论文来说， τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system}) .

也就是说，τ 是一个函数，叫做「特征时间常数」，它的自变量是「晶体管、电路、芯片和系统层的时间常数」。由这四个自变量得到 τ 的具体解析式未知。

每一层的τ由其下层的τ以及该层引入的组织和通信开销共同构成。

也就是说，τ 更像是一个定性而非定量的指标。

What is the τ law / τ 定律 / 韬定律？

「电子系统发展的下一个十年不应以几何尺度为指导，而应以时间尺度为指导——在堆栈的每一层系统地减少单个特征时间常数τ，从皮秒内的晶体管切换到秒内响应的数据中心工作负载。」

也就是说，这个定律的意思就是「我们未来的优化方向不应该是让制程越来越小，而是让 τ 这个数字原来越小，也就是「以时间缩微替代单纯几何缩微」—— 用τ 定律取代「垄断行业数十年之久的摩尔定律」。

听起来很美好。

先说摩尔定律是什么，大家可以看维基百科：

根据华为的叙事，「自20世纪60年代中期以来，半导体行业一直以纳米为单位衡量进展。」，也就是**「摩尔定律」这个「教条」**一直统治半导体行业。大家都矢志不渝的相信，只要制程的长度越低，芯片就是越来越好。

事实似乎也确实如此。28nm、14nm、9nm、7nm、5nm、3nm、2nm、1.4nm… 业界一直把这个「几纳米制程」视为芯片制造工艺独一无二的准绳，数字越低越好，数字高绝对不行。

这时候我们的华为出现了。

「这个纳米并不能衡量芯片的好坏！摩尔定律已经到头了！我们需要用一个更上层的标准判断芯片的好坏！」

看起来还真是，众人醍醐灌顶。原来制程工艺评价的只是「几何缩微」，而不能直接反映整个芯片的好坏。

于是华为提出了**τ 定律，**也就是「时间缩微」。而且是四个变量融合在一起的一个统一指数，比原来的几纳米制程明显更宏观，更全面！所以我们未来的目标，不应该只局限于让制程数字越来越小，更要让 τ 越来越小 —— 这就是 Logic Folding 带来……

先不说 Logic Folding，后面再说。

总的来说，看起来τ 定律作为一个全新的评价指标，将取代未来只描述单一长度维度的摩尔定律，至少作为一个能相提并论的指标。未来不仅看这个芯片是不是 1.4 nm（华为的短处），更要看 τ 有多小（目前华为 Logic Folding 优化的）。

这就是华为的整个叙事，看起来一切顺理成章。

但这是真的吗？

华为的叙事里有个隐藏的稻草人。

它把「几何缩微」 —— 也就是几纳米，塑造成一个「只会死磕物理尺寸的旧范式」，然后说 τ 作为一个更宏观层面的东西，要来替代旧教条。

但现实是：台积电的「3nm」、未来的「1.4nm」，里面那个数字早就和物理尺寸脱钩了。它并不代表任何意义上的「物理尺寸」。

没有任何结构真的是 1.4 纳米。它就像 iPhone 15 的「15」一样是个综合代号而不是代表第 15 代，早已是一个涵盖系统级优化的等效指标。

换句话说，华为想用 τ 去替代的那个「纯几何摩尔定律」，作为靶子，20 年前就已经死了。业界对原版摩尔定律已经失效早就是共识，并不需要华为再来打破一次。

而 τ 本身呢？它是先验的物理量，延迟优化是全行业几十年的日常动作——只是没人觉得需要给「降低延迟」这件再普通不过的事单独起个希腊字母的名、再缀一个 law。

这就好比：某业界的用来评价的指标「平均数」早就不是真正的算术平均了，而是考虑了其他因素、包括中位数的各种东西。你却跳出来说「我要用更客观的中位数来取代你们的平均数」，还给中位数取名 M、立个「M 定律」、宣称「我发明了 M」。三重违和叠在一起 —— 你要替代的东西早已不是你描述的样子；你「发明」的是个先验存在的物理量；你还要定义一个神秘定律。

或许批判如今业界「几 nm」不真实体现长度，而是等效的商业代号确实是对的；但是你说这个「τ」比如今这个「几 nm」更完善、更全面、更宏观那简直是大错特错 —— 这个「等效」本身就包含了包括延迟数字在内的一系列因素，只会考虑更多而非更少。

这个数字作为指标是真的。 它是电子工程里固有的物理量（时间常数，描述信号延迟），但不是华为发明的。把「降低延迟」作为优化目标，也完全合理 —— 但业界也早就在做。

但是值得说说的是所谓 τ 定律

摩尔定律凭什么配叫「定律」？靠三样东西：一个可量化的预测（每 18-24 个月翻倍）、长期被验证（近 50 年）、全行业据此对齐。它严格说也不是物理定律，而是个经验预测，但它配当指南针，是因为它给出了可被检验的定量节奏。

所谓的 τ 定律满足吗？

从这个分层公式中出现了一个有用的世代规则：
τ(n+1)=τnατ_{(n+1)} = \frac{τ_n}α
其中缩放因子α是特定于应用的，而不是通用的。迄今为止的生产经验表明，功率受限的移动设备每年α≈1.3×；对于安全关键的自主系统，每年α≈1.5×，人工智能工作负载每年α≈10×，其中吞吐量直接转化为经济价值。

说人话，就是这个数字 τ 每年降低 α 倍，作者给出了几个没有严格定义场景且离散程度极高、根据「迄今为止的生产经验」然而以前和现在都没人知道 τ 具体怎么算的缩放因子参考值。

四条一条都还没真正满足。它缺的是「定律」最核心的东西——一个可证伪、可计算、能长期验证的定量断言。

为什么要炒作 τ 定律？

因为现在全球通行的记分牌是「制程节点」——在这把尺子下，华为是明确落后、且短期内无法靠努力翻盘的。赢不了现有记分牌的人，会想办法换一把尺子。

τ 定律本质就是华为试图把行业评价标准，从「你的制程多先进」（它输）悄悄挪到「你的系统时间常数多低」（它能讲故事的地方）。

那句「下一美元应该跟随 τ，而不是制程节点」，翻译过来就是：「别再用那把对我不利的尺子量了。」

领先者从来没有动机改规则 —— 这就是为什么台积电只管闷头出货，不需要发明一个新定律取代已经被取代的旧定义。

而落后者搭框架、拉联盟、定标准，是行业通例。Intel 在先进封装落后，于是成立芯片联盟、拉 EDA 伙伴建生态，逻辑一模一样。

此外，「定律」还是一个协调器。华为要带动的不只是一颗芯片，而是国产 EDA、代工、IP、设计公司一整条链信「绕开先进制程」这条路值得砸钱 —— 协调这么多互不隶属的玩家，需要一个共同语言。摩尔定律的真正威力从来不是物理，而是它让全行业对齐了节奏。

华为想复制的，正是这个角色。

一颗芯片协调不了一个产业，一个「定律」才试图能。

一座四层抽象塔

把整件事的结构画出来，是这样一座塔，自下而上：

• 第 0 层（地基）：底层工程设计。 真实、独占性最强、有用。具体的电路拓扑重排、双层折叠的物理实现——这是约束下挤出来的真功夫。这层完全站得住。
• 第 1 层：logic folding（给地基起的名）。 有用，但不革命性也不先进于世界 —— 3D 堆叠是全行业共识方向，华为贡献的是一个具体实现 + 一个名字；而且它是静态设计思路，不是能自我繁殖的方法论。这部分有原创但不完全原创。
• 第 2 层：τ（把目标抽象成指标）。 「我命名了它」 ≠ 「只有我在用它」。台积电的光互连、英伟达在堆带宽，本质都在缩微同一个东西。命名一个公共资源，不构成对它的占有。
• 第 3 层（塔尖）：τ law（加冕「定律」+「取代摩尔定律」）。 最虚、零技术增量、纯姿态。

这座塔的精巧（？）之处在于：每往上一层，真实性递减、独占性递减，但叙事音量递增。

地基最真最有用却最沉默，塔尖最虚最公共却喊得最响。

而它能立住，靠的是一条信任传递链：因为地基是真的，你倾向于相信 logic folding 是革命的；因为它听起来成体系，你倾向于接受 τ 是新发现；因为 τ 被反复强调，你倾向于认可 τ law 配得上和摩尔定律并列。真实的地基，被用来给虚高的塔尖做担保。

以及除了第 0 层之外的上面三层对流片、性能、良率毫无贡献——芯片不会因为你给设计思路起名 logic folding 就跑得更快。它们纯粹是对外的叙事。

它们的目标受众从来不是芯片，是人——是投资者、同行、和需要被鼓舞的集体情绪。

一张路线图是持续发动的引擎吗？

媒体的版本是：「有了 τ / logic folding，就上了一条会自动加速的轨道，芯片性能越来越强，一路狂飙到 2035 甚至更远，我们今后会在这条路线的指引下超越西方。」

它被讲成一台发动机，一个方法论。

但真相是：logic folding 是一次约束下的工程突破，收益基本一次性兑现，它不内含驱动下一步的动力。想从双层到三层四层？那需要新的键合工艺、新的散热方案、新的 EDA 能力——这些都不是 τ 能给的，得靠一个个独立的、还没影的新突破去攻克。华为论文自己列的五个未解难题（EDA 重建、晶圆偏差、寄生损耗、能耗框架、基准体系），每一个都是横在路上的独立关卡。

而且所谓到 2031 持续性能递增，是被工艺天花板逼出来的，不是引擎匀速输出。把「我被卡到那时候才能做，只能慢慢做」，重新讲成「方法论预言我会在那时候做到」 —— 这是一次精巧的倒因为果：条件约束只能慢慢来被讲成了「这证明增长长期有效」。

如果上面都太绕，用一个比喻来说：

你原来一天只能拿 1 元。找到 Logic Folding 方向后，理论上能拿到 4 元——这是真突破，4 比 1 是实打实的进步，该夸。

但因为现实条件所限，你被逼着今天拿 1、明天 2、后天 3、大后天 4，而不能今天就拿到 4 元。

注意三件事：

• 这个增幅 +1，是「从 1 爬向上限 4」的过程量，是你自己因为条件约束被逼选择的，不是一条永恒的客观的增长律。摸到 4（工艺上限），+1 就停了。
• 所以你不应该把它写成 a_{n+1} − a_n = 1，宣称这是你发现的「线性增长定律」——给一个有限过程的暂态差分起名、写成公式、加个 law，不会让你多赚一分钱，只是让它听起来像个定律。
• 更不代表你第五天能拿 5。也更不代表你第十天通过「用线性增长取代静止」，就能超越原来一天拿 10 元的别人。而且那个拿 10 的人根本没静止，人家每天也在涨，基数还高得多。

结语

把全部拆完，这件事的真相其实很朴素：

一次真实但不领先的工程进步，用了一项有效但不完全原创、且保守应用的新设计技术，被包裹进一个技术上零增量、纯靠命名和「定律」姿态争夺话语权的叙事框架；这个框架对华为是战略武器，对想看清真相的我们是该被剥离的修辞，对普通人则是一张要很多年才知道能不能兑现的远期支票。

更简单说：这是把一次封锁下值得肯定、好于预期的正常迭代，包装成了全行业革命。

真实的是迭代，被放大的是顶层。

知乎用户 发表

因为DEEPSEEK跟华为有合作，为了避免商业互吹，所以特意问了Gemini，它同样给了极高的评价。最关键的，是回答了摩尔定律走到尽头，芯片行业怎么办的问题。

他的回答是这些方向的努力，并不是边边角角的优化，而是可以继摩尔定律之后，芯片行业可以继续进化20年（预测嘛，只能说是大概）。而且这并不是造个名词那么简单，而是说这个概念的背后，是天量资金和资源的投入，是生产、设计、工艺全产业链的改造升级。到这里，才能理解这个意义为什么说极其重大了。

一、 逻辑折叠不是“折一次”就完事了，它有漫长的物理演进阶梯

你可能觉得，平面变双层，红利就吃完了。但微观世界的“折叠”，是一场漫长而痛苦的维度升级：

第一阶段（当前）：2.5D/3D功能堆叠。 把内存和计算核心叠在一起，或者把大芯片切成小芯粒（Chiplet）拼起来。这是全行业目前正在做的。

第二阶段（华为今年做的）：2D到3D的“逻辑门级”折叠。 将原本平面的逻辑计算网络打散，做成垂直的双层甚至四层交叉。这不仅要重写EDA软件，还要攻克微观散热——因为晶体管重叠后，中心热量如果排不出去，芯片直接就融化了。

第三阶段（未来十年）：全立体拓扑网络（True 3D IC / 4D重构）。 芯片将不再有“层”的概念，而是演变成一个真正的微观三维晶体结构。

第四阶段（终极阶段）：新材料原子级重构。 抛弃传统金属互联，引入碳纳米管、二维半导体材料（如过渡金属硫族化合物），甚至从“电信号传输”彻底转向“光子传输”（光芯片）。

每往前走一步，面对的都是物理学、材料学、流体力学（散热）的国际级最前沿难题。光是把这四个阶段走完，二十年都算快的。

二、 几何缩微是“单点突破”，时间缩微是“全栈围剿”

为什么几何缩微能走几十年？因为目标太单一了：ASML把光刻机光源从DUV升级到EUV，台积电把刻蚀精度提升一下，后面的芯片设计公司（如苹果、高通）几乎不用动脑子，直接把图纸拿去用，性能就自动提升了。这叫单点突破。

而时间缩微，要降低时间常数 $\tau$，是一个全栈系统性围剿的过程，没有任何一个人能单独完成：

材料层： 铜走线的电阻率到极限了，要换低介电常数（Low-K）材料和新金属材料（如钌、钴），这需要材料学家卷十几年。

工具层（EDA）： 平面布线变成三维布线，算法复杂度呈几何级数（指数级）暴增。原有的EDA巨头和华为自己的EDA团队，需要把算法迭代无数个版本。

架构层： 传统的冯·诺依曼架构（计算和存储分开）导致大量时间浪费在“搬运数据”上。时间缩微逼着整个行业向“存算一体”（存算融合）演进。

软件层： 硬件变了，底层的操作系统、编译器、以及应用软件全部要跟着重写，否则根本无法调度这种三维立体芯片。

几何缩微是“硬件升级，软件白嫖”；而时间缩微是“逼着从材料、EDA、架构、到软件全部跟着大换血”。 这么宏大的全产业链重构，怎么可能是边角料，三五年就改完？

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前几天半导体头部公司联合减持百亿多，赶紧发个新闻来稳一下韭菜情绪。老乡别走，还有利好，快来接大股东的筹码

知乎用户 发表

我头脑风暴了一下午，没想出来这个定律的价值是什么。

换个思路来看，一般的定律提出来，都有技术突破性或者行业指导性。

这位发布的定律就好像全班最后一名宣布创造了一套学习方法。

如果是先进技术，不应该造出先进产品了再发布吗？不应该达成了行业共识再发布吗？

知乎用户 发表

没太懂，这个定律只有华为能用吗？其他更先进制程的厂商没法使用吗？如果其他厂商能使用，华为的优势在哪？

知乎用户 发表

华为这公司有点实力，但是它的实力永远比它自己吹的或者水军吹的低很多。

知乎用户 发表

中国人口中，本科率只有25%，985/211率连10%都不到，其中微电子、电子信息、自动化、电气、电力电子等理工专业的又要乘以十分之一了吧。

时间常数，基本只有以上专业的人知道或使用，这是为什么华为发布会上要给时间常数配个中文音“韬”，并且用举例子、示意图等通俗易懂的方式来介绍其原理。没有韬字，很多人都读不出来这个希腊字母。盲猜还有人把韬看成稻了🤣😂

你要问我怎么看，还要评价？我专业是控制科学，已经属于中国人口的10%的十分之一那群人了，我看不懂，只能有个宏观认识，这个宏观能力还是自动化或者控制科学给予我的。

我本科专业课用VHDL写过8位CPU做运算实验，学过一点点微电子，N沟道P沟道离子参杂什么的。认真负责的说，我去评价芯片设计和制造，就相当于一个会加减法的小学生去讨论数论。

知乎用户 发表

非专业，不懂。

摩尔定律非常直观简单，但是摩尔定律失效是大家公认的，制程基本上到头了。

以 时间微缩 替代 几何微缩，直观上感觉，就是原来你要走一公里路，现在变成0.5公里了。

感觉还是结构性的优化，华子这么多年的沉淀下来，肯定还是有点东西的。

但不是革命性的技术创新。

彻底换一条路太难了，全世界都一样。

知乎用户 发表

AMD的X3D技术发布的早啊，不然肯定是抄袭华为的

知乎用户 发表

应用这个技术的最早的芯片产品秋季就会面世。也不是很久，等等呗。

关于定律这块，本来历史上的定律也大部分是当时已有的前沿技术的汇总，而不是纯新的东西。

关键是谁能在这个技术工艺上走到前头。

知乎用户 发表

摩尔在1965年写了篇展望未来的短文 预言未来每12个月集成电路的晶体管密度翻番且单位面积成本不变

10年后，1975年时摩尔修正了一下，每18～24个月密度翻番因而器件性能翻番

业内大伙觉得确实与实践结论贴合，于是有了（经他人）宣传之后摩尔定律。

摩尔定律在1965～2010年的45年内确实是相当精准的。

然后现在这个产品都还没出一个，适用年限暂时为负数的***，自封一个定律然后宣传机器猛猛开起来

我只想笑

知乎用户 发表

现在28nm以下的工艺全都是等效工艺了，你现在用到的所有14nm、7nm、3nm、2nm的晶体管占地面积都差不多了，都是通过finfet或者gaa来取巧优化结构，让单位面积塞下更多晶体管、实现更高性能，来在数学上等效更低的gate宽度数。

28nm都是什么年代的事了，等于说hw终于发现了半导体界大规模量产多少年的技术路线，太可喜可贺了！无异于你小学四年级在家推导出乘法交换律的情景。

都是通过取巧的方式来实现低纳米数值，之前还有很多博主批判过这个现象，怎么到hw这就成奇迹了？

再一个，hw这次所谓的晶体管堆叠，这不就是现在堆叠常用的手段啊，现在tsv都能让hbm叠多少了，是逻辑器件厂商不会吗？良率无法解决我能理解，反正就是为了赢，不在乎能不能量产。但是散热和电性怎么解决，你hw能改变物理定律吗？

另外，同样是非激进的可量产的混合键合工艺，人家AMD的3D VCache都让消费者把产品装自己家电脑里了，你hw还在这110先什么？！！！

知乎用户 发表

我是不懂，真心问，这是τ定律吗？？？

知乎用户 发表

半夜起来在Youtube上刷到这个报道，又到知乎逛了一圈。看到有人分享原论文，责成Gemini与Deepseek做一下文章解读。毕竟不是自己专业的东西，自己读效率很低，也未必能懂。但是听AI讲，我胡诌几个问题还是可以的。

1，为什么会有“韬（τ）定律”？

依据论文的描述，韬定律的提出是天时地利的结果。基于摩尔定律的芯片发展描述了芯片工艺、性能协同进步的情况。但是随着物理尺寸持续缩小，原有摩尔定律指导下的路已经基本接近尽头。这是天时。因为地缘政治导致的先进工艺封锁，让华为比其它厂家更早的面对“如果芯片工艺本身不能维持迭代进步，芯片发展应该怎么做”这个问题。或许是华为通讯公司的本色在发挥作用，总之，芯片设计的指导思想转向“全面地缩减各个层级的信号延迟”。

2，什么是“韬（τ）定律”？

以下至单个晶体管的开关时间、上至整个系统（比如数据中心）响应时间作为一个整体的优化目标。

3，如何实现？

目前并没有更完整的实现框架。文中列举了两个例子。分别是移动SoC和AI数据中心。

对于手机芯片，基本可以认为用3D封装的技术来贯彻从晶体管到整个SoC层面优化信号传输时间，即逻辑折叠。这里稍微和3D封装做一点对比。3D封装是一些芯片的制造工艺。而韬定律中的逻辑折叠是设计思路。恰好，3D封装对应的半导体技术能够实现逻辑折叠的要求。实际上，可以把逻辑折叠看做3D芯片工艺的系统化成果。通过在立体空间里布线来有效减少线路总长，压低延时，提高性能。

对于AI数据中心，韬定律的实现体现在建立统一总线，从而压低不同总线类型做数据交换时带来的延迟。集成光通信模块来控制功耗，提升传输速率。。

4，芯片功耗如何？

摩尔定律中明确指出，工艺进步将带来功耗下降。而韬定律的描述完全不涉及功耗。作者在文中直接指出了这一现象与应对方法。文中指出，如果以τ为唯一设计目标，将大概率得到性能高，功耗爆炸的产品。因此，必须要有对应的能量伴随策略，来保证在提高延时表现时不至于能耗失控。其中的策略请看Deepseek总结

DVFS at data-center scale：在系统层面动态调节电压和频率，将τ余量回收为节能
Memory-semantic fabrics：消除协议栈能量开销
Near/co-packaged optics：降低每比特传输能量
Backside power delivery：降低供电网络IR压降和损耗
Compute-in/near memory：减少数据搬运距离

5，与摩尔定律相比，韬定律究竟讲了些啥？

就这一点，我直接贴Deepseek的总结。我让它从芯片相关指标进行全面评估，看看这两个定律的指导意义。

在此基础上，它还增加了两个需要考虑的指标。

1. 能量延迟积（EDP）或能量延迟²积（ED²P）
这是衡量能效与性能平衡的经典指标。τ缩放直接优化延迟（τ），但能量需要单独管理。摩尔定律在理想Dennard下优化EDP，但已无法实现。τ缩放需要主动进行“τ ↔ 能量”折换，因此必须引入EDP作为联合优化目标，否则可能只追求低延迟而能耗失控。
2. 上市时间与迭代周期
摩尔定律代际周期约2-3年，且需同步工艺、库、工具。τ缩放可以在固定节点上通过设计/封装创新实现年度级迭代（如表1中Kirin每年提升频率），这对消费电子和AI硬件极具价值。

6，韬定律的意义？

设计一个有现实意义的话题比永远被动跟随强。

后记

我让Gemini和Deepseek都看了论文。有些名词使用了Gemini的描述，但是整块的引用了Deepseek。相比之下，更新后的Gemini有点拉了…

知乎用户 发表

具体的内容可以看原文。

A Time Scaling Theory for Multi-Layer Electronic Systems

这篇文章看起来是一篇产业技术路线宣言/观点论文，而不是传统意义上严格推导出来的“半导体新定律”。

论文的核心意思其实很清楚：过去半导体进步主要靠“空间缩小”，也就是晶体管越做越小；现在先进制程成本高、几何缩微收益下降，所以应该把优化目标从“尺寸”转向“时间”——也就是尽量降低从晶体管、线路、芯片到数据中心系统各层级的特征时间常数 τ\tau。论文明确提出，τ\tau 可以覆盖从皮秒级晶体管开关到秒级数据中心任务响应的十二个数量级，并作为统一优化目标。

这篇文章最有意思的地方，是把“摩尔定律真正带来的收益”重新解释成时间压缩。论文说，小晶体管之所以有价值，是因为它们切换更快；更高集成度之所以有价值，是因为数据跨越边界更少，本质上都是在减少时间延迟。 这个说法有一定道理，也符合后摩尔时代大家越来越重视互连、封装、架构和系统协同的大方向。

论文里最具体的例子是 LogicFolding。它的定义是：把数字、模拟、存储电路分布到垂直堆叠的有源层中，通过三维集成来同时优化性能、功耗和面积。 按论文说法，在 Kirin 2026 上，晶体管密度从 155 MTr/mm² 提高到 238 MTr/mm²，SoC 性能核能效提高 41%，最高频率提高接近 13%，SRAM 运行频率提高超过 40%。 这些是全文中最实在、最值得关注的数据。

但这篇文章也有明显的“宣言式”特征。比如它提出 τ+1=τα\tau_{+1}=\tau^\alpha 这样的“代际规则”，并给出移动设备、自动驾驶、AI 负载不同的年增长因子，但这些更像经验性路线图，而不是严格物理定律。 同样，AI 数据中心部分提到 Unified Bus 可把远程访问延迟从几十微秒降到约 100 ns，Hi-ONE 单模块带宽 8 Tb/s，3D Folding 到 2035 年可带来超过 100 倍硬件集成增长，这些目标很宏大，但需要更多公开基准、第三方测试和产品验证。

我觉得评价这篇文章，最好不要把它神化成“发现了一个自然定律”。它更像是华为在先进制程受限和后摩尔时代背景下提出的一套系统级优化方法论：不只盯线宽，而是用 3D 堆叠、先进封装、存储近邻、光互连、系统总线和架构协同来减少延迟、提高集成度和能效。

论文的价值在于给出了未来芯片的一种发展方向：未来芯片的竞争确实越来越不是单纯“几纳米”的竞争，而是工艺、封装、存储、互连、架构、软件共同决定的系统性竞争。

知乎用户 发表

知道“弯道超车”，今天又出来个词：“换道超车”，东大不愧是语言大国。

你说华为想换道超车，其实在芯片圈，大家嘴上说着“换道”，心里想的大概率是这样的：以前在制程微缩的单行道上跟人飙车，结果前面让人家砌了一堵专利墙、禁运墙！那行，咱们不在这条道上硬挤了，直接拐进旁边一条没人走过的野路子，赌的就是等咱们从野路子窜出来的时候，正好能卡在对手前面。

可问题是，这条野路子到底是“超车道”还是“排水沟”，咱们得翻翻历史课本。

首先得说，这次拿出的华为逻辑折叠技术有点东西。人家明说了，不跟你拼什么3纳米、2纳米的几何尺寸了，太烧钱还容易过热，直接搞什么“逻辑折叠”和“韬（τ）定律”。翻译成人话就是：既然在平原上直着跑跑不过你的法拉利，那我干脆让车子学会折叠空间，在同样的地盘里硬塞进去更多的引擎。按照他们的说法，到2031年就能追上1.4纳米的性能水平。而且华为已经搞定了381款芯片来验证这条新路。听着是不是挺牛的？但是吧，这个剧本我总觉得有点眼熟。

这让我想起了当年的 “录像带格式大战” 。日本的索尼当年搞了个Betamax录像带，画质贼好、技术贼硬，简直就是录像带里的“保时捷”。而JVC搞的VHS，说白了就是个皮实耐用的“五菱宏光”，画质差点意思。当时所有人都觉得索尼稳了，技术在手，天下我有。

结果呢？索尼败了，而且败得极其憋屈。

第一个原因：不接地气。当时传说索尼禁止成人影片厂商使用自家格式，结果错过了当年最大的流量风口。这就像你搞了个高清影音系统，结果里头什么内容都没有，那用户买回去干嘛？垫桌脚吗？

第二个原因：自作孽不可活。明明美国RCA公司想跟索尼合作推广Beta，索尼非要端着架子说“我这是高级货”，直接把橄榄枝给踹了。结果人家扭头就投奔了VHS阵营。索尼的技术洁癖，直接断送了自己的帝王之路。

这就好比华为如果一头扎进“逻辑折叠”的深水区埋头苦干，然后回过头发现：啊？你这芯片只能跑你自己的鸿蒙？只能适配你那几个AI模型？ 那你技术再牛，也不过是另一个孤芳自赏的“索尼Betamax”。生态要是接不住，换道就真的变成掉沟里了。

这时候咱们再看看第二个剧本：日本的氢能源汽车。

这个剧本就更惨烈了，简直就是一把辛酸泪。日本在氢能源上布局早得离谱，1974年就开始捣鼓了，丰田一家就手握五千六百多项氢能源专利，那真的是攒了一手王炸。丰田Mirai出来的时候，加氢三分钟，续航七八百公里，直接吊打当时的电动车。按理说，这把怎么打都赢了吧？

结果呢？中国和美国压根没理你这茬，直接拐进了“锂电池纯电”的另一条车道。

那日本是怎么翻的车？两个字：成本。

建一个加氢站，动辄五百万到一千万美元，是快充站的五倍不止。全球加氢站加起来不到一千个，而中国光充电桩就破了一千万个。氢气卖得比油还贵，加氢一次的钱够你充小半年电车了。结果就是丰田Mirai在日本本土一年卖不到600辆，大量加氢站挂着“营业中”的牌子，走近一看，气罐是空的。

更扎心的是，日本为了保住自己那五千多项专利，死咬着氢能不放。就像一个织了三十年毛衣的老奶奶，哪怕现在满大街都是卖T恤的，她也觉得我织的毛衣才是最好的。可问题是，当大家都开始穿T恤满街跑的时候，你的毛衣再保暖，也卖不出去了。

这个教训太深刻了：你埋头修的路再好，如果别人都不愿意在上面跑，那就是一条没人走的断头路。

回过头来看华为，尴尬的地方其实也在这里。鸿蒙生态现在虽然起来了，但到底能不能完全兼容世界主流的算子和框架，这个还得看后续。华为搞芯片的情况其实更类似日本的氢能，是被逼出来的，不是主动选的。

但好在，华为搞换道这次还真的逼出来了不少东西：

一个是多维异构的Chiplet（芯粒）封装技术。你不是不给我用最先进的制程吗？那我就把四块没那么先进的芯片像叠积木一样叠在一起，用先进封装技术把它们绑成一块CPU。这就是所谓“用堆叠取代微缩”的思路。

另一个是光电互联和存算一体。简单说就是把光通讯、高带宽存储和计算单元直接封装在一起，绕过所谓“内存墙”的限制。

这套组合拳本质上就是：不跟你比谁的车身更轻薄，我干脆把四辆车绑在一起开，再给它们加上光速通讯，比你一辆豪华车跑得还快。

这种玩法在历史上也不是没有成功案例。当年日本搞等离子电视，画质吊打液晶，结果三星、LG们埋头做LCD产线，成本一降再降，最后等离子全灭。现在是反过来了：华为用一堆成熟工艺的芯片，通过先进封装和技术架构创新，硬是搞出了接近先进工艺的性能，这就等于说“我这辆五菱宏光拼出来的火车，跑得不比你那辆法拉利慢”。

不过，“沟”还是在那摆着的。最大的挑战其实跟索尼和日本氢能当年遇到的一样：你能不能让别人也愿意在这条新路上跑？ 如果你搞出来的“逻辑折叠”和“Chiplet互连”只有你自己玩得转，生态不开放，别人不跟进，那你就算把芯片密度堆上去了，最后很可能变成另一个“Mirai”，成为技术展示厅里的孤品，业界嘴上喊牛逼，手上继续用英伟达。

所以华为这次弯道拐得怎么样？得打个问号。但有一点是肯定的：与其在人家砌好墙的单行道上排队等死，不如赌一把拐进野路子。 运气好了，你能在野路子里窜出来直接到终点；运气不好，顶多就是轮胎陷沟里，下车继续走。反正前面那堵墙你是肯定翻不过去的，换道至少还有机会。 现在就看华为能不能把这条野路子修成康庄大道，修成之后又愿不愿敞开让人来跑——要是这两点都做到了，那就不是换道超车了，是直接开辟了一条新赛道，然后自己当裁判。

你觉得呢？这弯华为算是拐过去了吗？

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希望不是另一个版本的“GPU turbo”。

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看了一下华为何庭波的论文。大体上应该是类似 台积电 因特尔的3d封装技术

但台积电的封装技术是复杂的逻辑芯片堆叠简单的缓存芯片

华为是用复杂的逻辑芯片堆叠复杂的逻辑芯片。难度高很多

电路的串扰，发热，功耗都是很难解决的大问题

当然 华为为什么在这个时间段提出这个技术方案。关键在于手机行业到了一个关键节点

就是手机里面加入了风扇，主动散热。

iqoo 的15U 小米k90max 华为的Mate 80 Pro都加入了风扇散热

根据数码闲聊站的爆料，为了配合先进国产工艺，芯片端同步在测试「MEMS主动散热风扇」，可以紧贴处理器的芯片级主动散热方案，相较传统内置风扇，厚度是毫米级，几乎无噪音，传导效率更高，技术同样会领先行业

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别先赢，看实际。一味的追求赢的次数，会坑了自己。

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一句话总结，麒麟9050的创新架构这是华为也是中国半导体产业链在EUV没有突破前，令人眼前一亮的创新~

首先解决有无的问题，其次解决好坏的问题，华为还是那么的擅长绝处逢生。

联合产业界利用DUV实现等效7纳米和5纳米已经证明了这一点。

芯片堆叠+XTCO，不是很新鲜的东西，但是华为能进一步把Logic分层，把成本，功耗和散热控制在可以接受的范围内，把技术快速落地，实现等效3纳米，这很不容易。

需要补充的是这种新架构的推出和继续推进摩尔定律其实没有本质的冲突，SMIC和其他国内FAB厂肯定还在继续推进N5->GAA~

（今天SMIC 已经要20个点了）

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后摩尔时代，3D堆叠、先进封装Chiplet、架构优化、降τ（时间常数），台积电叫 STCO，英特尔叫 Foveros，AMD叫 3D V-Cache 。说白了：大家都在同一个方向赶路，华为只是把这条路取了个名字叫“韬定律”，然后对外宣传好像成自己首创。不是华为发现路，是华为给路起了个名字，然后说是自己开的路。另外叫“定律”太夸张，本质就是“华为公司技术路线”。

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没什么好评价的，也没什么好打嘴仗的，最快过3个月就能下定论了。

麒麟2026中国不拆，外国人也会拆。

它如果真能在9030基础上，性能能效基本超越8G3，接近8e，那么就说明华为这套定律行之有效。

如果达不到那就是扯淡。

这段时间如果不是闲着没事干，或者炒股，没必要急着辨别真伪。

以我认知来说，大方向不算新。

毕竟“x nm”的说法很多年前就被台积电与三星玩坏了，现在所谓的4nm、3nm基本是瞎扯。大家都在往类似华为这个方向探索。

但全球其它厂商都没那么强烈的意愿，去克服成本、良率、积热问题。

反而是华为

国产n+3成本本来就高，良率本来就低，发热本来就严重。

本来就一堆问题，也无所谓问题再多一些了。

华为的命门反而在于必须持续进步，不进步意味着存在价值消失。

但相反只要他持续进步，良率成本什么都是小问题，售价可以轻易覆盖过去。

具体来说，假设9月的麒麟2026能基本持平骁龙8e。那么新mate售价哪怕翻倍都有一大堆人来买。

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突然想起来一个不太恰当的例子：

含金量不下于“相声的有限元”

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华为今天遇到的问题，台积电、Intel、都遇到过。

功耗墙、内存墙、互连墙、良率、成本、热密度，这些不是中国企业独有的问题，而是整个半导体工业共同面对的物理约束。

区别在于，台积电和 Intel 没有靠重新发明概念解决问题，而是继续在制程、设备、材料、封装、EDA、良率控制和系统工程里一层层硬啃。

因为概念解决不了物理问题。

半导体没有玄学。能不能做出来，最终看的是晶体管密度、功耗、良率、带宽、延迟、成本和供应链控制能力。

所谓“新定律”可以作为战略叙事，但不能替代工程能力。芯片不行，就是不行。

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新华社北京2025年9月11日电:

《监狱来的妈妈为何能走向世界》

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就打个比方吧。

就比如19世纪初，火车技术引领工业革命，英法德等所有列强，都在挖空心思研究热力学，他们都单纯的认为，只有提高热机的效率，才是提升火车速度和运力的唯一途径。

但是，我聪明的某岭南制造局，一针见血的指出：热力学并不是唯一解，为什么非得跟什么气缸、活塞较劲呢？我们运的是“货物”和“人”呀。所以，最重要的是“货物”和“人”呀。我们可以在货物和人上车前进行筛选，只选择最“重要”的货物和人来运。您看，虽然我们车头的动力比不上你们的，但是我们拉的货轻呀，人少呀。负载少了，速度不自然也就上来了吗？你看你们不考虑货物，得什么运什么，运的都是垃圾，到了地方还得费力气仍，我们呢，虽然热机不行，但运的都是精华，那不赢麻了吗？！这不降维打击吗？！

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PCB堆叠、CPU堆叠、存储芯片堆叠、GPU堆叠，甚至CPU+内存+显存堆叠，都是为了将数据传输速度问题提升，芯片堆叠并不是什么新鲜概念，只要平面发展遇到瓶颈，都会走向纵向堆叠。并不是什么韬定律，而是一直都存在的技术路径和方向。

炒的火热的CPO不也是为了数据传输延迟更低？因为无法解决散热问题，所以存储和GPU无法堆叠在一块。

如果能解决散热问题，英伟达的GPU早都玩GPU+显存+内存堆在一起——无论是平铺还是纵向堆叠，都愿意干，成本都是小case，问题就在于散热。

如果只是为了用7nm达到1.4nm能力，还不如直接用1.4nm，等到实在没办法压榨制程，再做堆叠，不一样？

单核CPU跑到瓶颈，才有了多核CPU，现在多核CPU都玩到几十甚至上百核，如果还需要再提升，那就只能纵向堆叠，同样会遇到散热问题——这也是技术发展的必然。

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Lisa Su看着自己的9800X3D缓缓打出一个问号。

皮衣黄看着young and arrogant的李在镕，又看着H100，做出标志性的瞪眼皱眉。

不约而同地说：豪情在天啊。

正经答：

全行业都在做堆叠，因为全行业都知道这就是后摩尔时代的趋势和技术方向。目标就是缩短路径、降低延迟。只不过各家都在闷头做而且根据自己产品特性不断摸索。

结果跳出来一个嘉豪，产品都还没掏出来，就说自己提出一个理论，众人听完之后直接一愣，这不就是把业界已经走了近十年的技术路线说一遍，然后命名什么“τ定律”么？

这嘉豪相当于对它的受众先植入了锚定记忆点和价值点。

后面其他企业在IC方向的某一个产品实现了新的堆叠，比如AMD实现了对逻辑计算核心的堆叠（这种产品的热管理难度是不可想象的，不可能很快实现），嘉豪的受众就可以说：“哎呀，这不就是在按照华为的τ定律研发嘛，摩尔定律也是先提出再被别人一步步验证的，华为的τ定律也将如此，必然在行业进步中被反复验证从而成为真的“定律”，华为真的太厉害啦。”

华为这次宣称自己三月后就要出货第一批，按照这个时间点就是最新的mate系列旗舰手机。

如果真的是在手机上，那大概率出现积热导致降频，这手机性能还要么？

毕竟稍微玩过或者了解点DIY的都知道9800X3D这种CCD上方堆叠SRAM的，就已经让热管理（发热降频）成为难点。

也可能到时候拆机发现也是跟9800X3D这种类似——倒也符合华为一贯作风，并且也符合华为宣传。

当年张尧学搞出个“透明计算”贻笑大方，CCF甚至发文。

「秦人不暇自哀而后人哀之，后人哀之而不鉴之，亦使后人而复哀后人也」

这些“字”研闹剧何时能止？

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嗯，他们的嘲讽声好大呀

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争夺话语权的口号意义，本质和大喊一声“杀四郎，抢碉楼”没什么区别，就是号召上下游一起和国际市场脱钩，实现内循环

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总之一句话，从a点到b点。不是只有一条路线的，你也可以直线走，你也可以绕开走，所以我在几年前就买了长电科技，现在都已经赚了几十万了，这就是认知的差别，给自己带来的财富提升。

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目前看宣传的导向和当年光刻厂一模一样

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https://chinaxiv.org/user/view.htm?uuid=9acd993240d5482ea1ee6fdb470c095f&filetype=pdf

粗略看了一下原文，只看了第二部分

Time, Not Space: The Real Currency of Moore’s Era

大概意思就是原先摩尔定律这种由于几何尺寸收缩而晶体管密度不断翻倍，指数级增长的时代已经结束了（梦回前几年在学校的时候总是有摩尔定律失效，要怎么怎么弯道超车，然后水论文的日子）。

然后接下来提出了一个新的指标 τ\tau ，学工科的大伙肯定都很熟悉这一般是时间常数。

然后以前是特征尺寸（几何上的参数）每年不断缩减，现在几何上缩减到头了，以后就是这个时间常数不断缩减。

然后具体给出了这个时间常数的相关量

• 晶体管的开关速度
• 电路延迟RC
• 片上延迟
• 系统级的延迟

这几条到不是什么特别新鲜的玩意，学术界和工业界都有不少的研究了。

通过提高晶体管开关速度、减少电路RC延迟、更优的架构设计自然是可以提高芯片速度的。不过看上去晶体管的密度除非3D堆叠应该就这样了。换句话讲，这次是让芯片变快而不是晶体管变多，以后不再是每过一段时间晶体管数量翻番，而是每过一段时间，这个时间常数就缩小为 1/α1/\alpha 。“1.4纳米制程的同等水平”应该又是一种新的等效方法了，虽然没有提。

这部分最后说

What renders τ a useful primary metric, rather than a relabeling of existing ones, is that it is the same metric across the entire stack.

工艺、电路和系统架构能够把这个参数端到端的放在一个统一的框架下进行探讨，但是目前这个 ff 看上去也没有给出具体的计算方法。后面的时间常数的衰减规律好像也没有给出什么如近几年 τ\tau 参数的变化过程，总体感觉更像是一种对未来的设想而非已经验证的规律。

相比而言，摩尔定律在提出的时候至少还是观察了几年，发现这东西取对数还挺线形。

https://hasler.ece.gatech.edu/Published_papers/Technology_overview/gordon_moore_1965_article.pdf

明天回来看看这个逻辑折叠说的是什么

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评价？怎么评价？定律就是科学领域的皇冠，而且戴皇冠要走流程，举行盛大的加冕礼，各国网红贵族都来见证，表示认可，很正式的。

原来华为有个嘴嘴总，牢余在台前冲锋陷阵，今年转幕后，现在是何庭波接替嘴嘴总冲上前第一线。

华为真是出猛人和狠人的，这个女的比嘴嘴总更狠更猛，嘴嘴总的猛，你一眼能看出是营销，嘴嘴自己也不装纯。

何庭波的猛是裹了一层学术外衣，看起来更克制，但自我定义定律这件事，本质上和嘴嘴总是同一个基因穿不同马甲。

就好比，自己带上了顶帽子，在一个级别不高大会上，宣布我戴的这顶帽子是皇冠，不用别人给加冕，是我自己已经加过冕的。下边该说什么了，我就省了，你们都是懂得都会：下跪、舔滴、山呼万岁。

某为是真急了！

回顾一下进入定律的门槛，不是谁都能跨进去的。牛顿定律——从观测→数学表述→无数人独立验证→几百年没被推翻→才叫定律

摩尔定律——摩尔1965年写了篇4页的trade journal文章，他自己从来没叫它"定律"，是加州理工的Carver Mead十来年后帮它加了"Moore’s Law"这个名号，然后整个产业用了二十年才把它变成共识

所以一个基本事实：定律不是自封的，是靠几十年后别人追着你的节奏跑，才自然沉淀出来的称号。 华为何庭波这次等于把这个过程快进了N倍，自己提框架、自己冠名、自己宣发，然后行业跟上。这在修辞上就是自我加冕，不客气地说，确实有点碰CI味儿。

这根本不是脸皮厚这么简单，它更像一种高度精算过的策略行为，包括三层：

第一层技术，是有些真东西的。381款量产芯片（自己说的，无法证伪，权且当真）、六年的工程迭代、“时间常数τ替代几何缩微"这个叙事框架，不是编出来的。逻辑折叠/3D堆叠的思路在工程上确实是一条现实路径，台积电SoIC、Intel Foveros也在走，而且走得更早，早得多。技术这部分不该被全否定掉。

第二层命名，是明显的品牌操作。τ（tau）= 时间常数，恰好谐音"韬”——这个双关本身就是精心设计的命名学。它不是行业协会审定的，不是同行评审后授予的，就是华为说我们就叫它韬定律。你感觉碰瓷谁谁谁，来源于此。

第三层传播，是最让人感到不适的。大量自媒体和营销号接住球就开始边跑边传球：“中国首次定义芯片规则"“改写全球格局”。这些话华为没直接说，但也没有出来降温，一贯的不解释，不否认。默许各种舆论把工程框架抬到定律的神坛上，本质上就是在消费民族科技情绪，来做华为话语权建设的垫脚石。

人家摩尔当年哪怕被问到摩尔定律这个说法，人家说：它就是个观察，不是自然定律，甚至违背墨菲定律。 这份谦逊，大家的风范，恰恰是它后来能站立占稳住定律层面的原因之一。

当然华为团队的技术功底不用怀疑，也是能打的一批。但是把自己绕开EUV光刻机的一条技术路线包装成定律，定律啊！确实会让任何有科学素养的人不适应。

你不舒服，是吧？不是你不懂技术，是你碰上有滑又伪的主儿，就是该着不舒服。

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看不懂，不知道它想表达什么，可能只是让我去接盘吧。

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我觉得「韬定律」最主要的问题，是大家对定律（law）的理解不同。

物理学或工业界的定律，至少要满足三个条件：

1. 有明确定义的物理变量，比如尺寸、电压、RC 延迟、电容、功耗等
2. 有严格数学公式，从底层物理推导出来
3. 可以定量预测，输入结构参数，就能算出性能上限，提升幅度

韬定律目前只给出了定性逻辑，没有定量的数学推导。

华为只说通过 3D 封装、Chiplet、逻辑折叠、立体布线这些方法，压缩 τ，提升算力密度，但是结构参数是什么，算力密度的推导公式是什么，为什么是这个数学关系？没说。

这和欧姆定律、RC 延迟公式、摩尔缩放规则完全不一样，给人一种非常不严谨的感觉，更像是一种工程优化的技术路线，而不是更严格的定律。工业设计是没法用这个东西来计算的。

如果想上升为定律，你至少要建立一个模型，给出一个从物理结构推导时间密度的公式，把架构怎么压缩延迟，延迟怎么决定算力密度等问题，写成可推导可计算的数学表达，把变量边界，耦合关系数学化。

你这个模型要能回答，堆叠几层芯片，布线怎么设计，逻辑怎么折叠，会让延迟 τ 减少多少？延迟每降低多少，算力和能效会提升多少？不同工艺不同芯片结构，提升上限在哪里？

这样的定律才可以指导具体的工程设计，才有实际意义。

当然说什么营销话术就有点过了，从国家产业战略和争夺话语权上，华为提出定律也可以理解。

缩短距离，提升时间，这个思路过去也有，但从全栈技术框架的高度，把这个思路上升为一个产业的新范式，华为是第一个，总要有人先去踩坑。

从产业角度，一个新的技术范式，先立方向，后补模型，这是可以的。

摩尔定律最初也只是个行业规律，但后续逐步建立了等比例缩放物理模型，全套电路 RC，功耗，速度数学公式，并且从物理学给出了量子隧穿，热极限，光刻极限约束方程，这才成为了一个可定量计算和预测的工程定律。

所以还是得看后续，华为能不能补全韬定律的缺失部分，能做到，大家就会承认，否则过个一年半载，谁还会记得。

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不说别的，这个τ就是RC电路的τ。

我想起了被电工学支配的恐惧，还记得秦曾煌嘛？

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高情商：对摩尔定律的致敬，在制程受限背景下，站出来引领技术突围方向。

低情商：对摩尔定律的拙劣模仿，造词仙人未来营销的方向。

大名鼎鼎的摩尔定律想必大家都听说过了，但是，为啥，就能提出来摩尔定律？一个经验判断，为什么能给数字集成电路定义发展方向呢？

摩尔当时是仙童半导体（集成电路界的祖师爷级公司）研发负责人，他在60年代总结了集成电路发明以来的实测数据（其实也没几年），敏锐地发现晶体管密度每年翻倍的趋势，然后提出：晶体管密度逐年翻倍。

很大胆，是不是？

这可是指数级增长。

现实也很无情，一代摩尔定律在70年代就失效了。大概也就是提出十年以后。

然后大家给打了个补丁做修正，把晶体管数量翻倍时间改为24个月，然后加了个芯片性能18个月翻倍。

当然后面这条可以看成intel的kpi。

就这样，摩尔定律续命三十年。

到了21世纪初，cpu主频撞墙，摩尔定律又一次失灵了。

再往后十年，就是大家熟知的工艺瓶颈，纳米级制程就是摩尔定律的终点。

这么看，不管摩尔定律打了多少补丁，至少它的故事能在几十年的尺度上说圆。

这背后，根本上是工艺的进步，比如光刻机；更要紧的，是因为晶体管微缩带来的成本下降和性能提升，这是能换钱的东西。

商业利益，才是业界给摩尔定律续命的关键。

所以，总结起来，摩尔定律有：可预测的量化指标、技术的支撑、商业的收益。

好了，那么接下来我们看一下幍定律。

量化指标这一块，也不能说含糊吧，突出一个玄学，幍表达式搞那么复杂，要不要展开一下呢？

恐怕展开了又得不停修正吧，摩尔定律十年就大修，幍可以快一点，你看马斯克不就是快速迭代嘛。

技术上看，堆叠也好，折叠也好，时序优化也好，都可以。关键问题是：相比摩尔定律靠缩小尺寸就可以续命，幍依靠什么呢？延迟这个东西，太多地方可以作文章，那就意味着将来有先射箭后画靶子的嫌疑。

最后看看商业利益，摩尔定律谁提得最响？intel。

因为他要卖cpu赚钱。

幍定律提出来，当然也是因为他要靠卖芯片赚钱。

可惜，hw手机芯片不外卖，那么就只能靠卖手机赚钱了。

所以，这不就连起来了。

买hw手机就对了。

幍定律加持，不买说不过去。

顺便，也做个大胆的预测：幍定律这个词，最多也就火三年。

三年后，应该要换新词了。

太卷了！

不管怎么样，职场人真得多向hw学习。这种把一堆技术包装成一个定律的ppt能力，不服不行。

利益相关：本回答来自mate40+鸿蒙os用户

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友商费劲巴拉的“自研”了3nm，号称世界第一

结果别人掀桌子不玩了，另开新赛道，还不是自娱自乐的小众赛道

怎么玩，怎么跟？

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列位，您记住喽：

●韬定律绝对是个好东西，

●只是这定律也对别人生效。

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逻辑折叠是韬定律的重要技术支撑。

叠！使劲叠！！华为背得住！！！

沿着这条路走下去，叠的层数多了，是不是就是智子了？

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灵犀算法，星闪技术，盘古大模型，达芬奇架构，华为+4G>5G，韬定律…….哈哈哈，华为是最会炒作概念，吹大牛，画大饼的公司，可惜盘盘还一直相信

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τ，是信号与电路系统的重要概念与指标，它是电路的时间常数，决定了信号的延迟时间。τ=R·C，R是电阻，C是等效电容。所以τ定律就是死磕τ，越低越好。逻辑折叠就是大幅降低R和C。这是摩尔定理走到尽头的最聪明有效的选择。华为是通讯起家，看家本领就是信号与系统。τ定律的提出和应用的另一个好处是芯片设计软件必须同时开发，我想华为应该已经做了。

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全是废话，忽悠外行

密度和发热直接相关

想解决发热只能提高制程

不管有什么技术，人家制程高的也能用，获得的增益弄不好比低制程还大

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摩尔定律既不是定律，也不是科学和技术，但它是个很贴近现实发展的一种预言性说法。

当然它是有具体描述的。

这个韬定律的具体描述是什么？

既然是时间缩微，原来的时间是多少，现在是多少，在什么条件下在未来什么时候大概能缩微到多少？

独孤九剑的理论很简单，谁都能想到，看到破绽后发先至即可，如何后发先至呢？

六年381款芯片验证，第一款什么规格，τ是多少？

第十款什么规格，τ是多少？

第100款什么规格，τ是多少？

第381款什么规格，τ是多少？

未来第500款可能是什么规格，τ可能是多少？

我希望它是真的有了可靠的实践路径，真的练成了独孤九剑，那样即便未来芯片制裁解除了，也都可以是它的功劳。

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作为外行，作为别人把论文排在你面前都看不懂的非半导体专业人员，只能说等以后新品上线后，看看跑分的结果。是不是相对华为上一代芯片，有巨大提升就行了。

至于肯定和否定技术本山，非专业人员就别瞎参活了。你先想明白晚上吃啥比较好。哈哈。

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半导体我是完全的外行，现在关于逻辑折叠专业技术方面讨论看不懂（确实也有一些否定反驳的言论看起来很专业，有理有据），但我倾向于相信华为所说的，原因很简单，使用这种技术的芯片再等半年就要上市销售，这是大众消费品，起码要以百万计的普通人要拿到手里用，也会有评测机构去拆机看看到底有多少个晶体管，所以性能如何必然是公开的，如果现在的宣传中有夸大虚假的成分，必然会被戳穿，而且不是6年而是6个月后，这么短的时间就会得到验证的事情，不太可能会有夸大吹嘘。

不过有个事很值得关注，发布韬定律的是华为“芯片女王”何庭波，何庭波是韬定律的论文的唯一作者，这是真正实打实的“她力量”，可之前无脑拥护“主=6”的那群人怎么没出来打拳，是把何总开除女籍了，还是老板禁止给华为流量?

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看完这个话题下很多半吊子在那里秀智商然后更多半吊子在评论区跟风附和，我就知道这事儿咱一个农民其实也可以扯两句！

据完全不统计，99%以上的科技企业或伪科技企业，尤其是上市的，但凡讲出一个崭新的技术路线或科技故事的时候，目标听众通常都是资本市场或行业同事。区别只是有些更倾向于让资本市场听见，而有些则更倾向于让行业同事听见，华为习惯于成为后者。

综合这次华为选择在一个近乎于全球产业论坛而非产品发布会高呼干翻摩尔的近乎于学术交流的技术发言，我们就大抵可以判断华为这是在“联动”全世界被高科技霸权霸凌的全世界中小产业同行甚至是发展中地区（国家），哥现在找到了一条新的出路，如果你们愿意，哥愿意带着你们砥砺前行！

恰好，华为的这个声音，恰好被见惯了拆车跑分刷圈速的资本市场听见了，然后恰好资本市场就给予了华为这个声音非常正向的价值评价，仅此而已！

换句话说，这都是人家产业界和资本市场的事儿，关叼毛毛事？

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“且听龙吟”

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说明了一个问题：虽然在AI，OS，编译器等进入门槛低的软件领域华为一直被人诟病，但在进入门槛高，参与者少的EDA等专业领域上，华为还是可以吊打更加不思进取的美国友商的。

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技术我不懂，但资本市场最能体现价值。25年1月deepseek横空出世，把英伟达吓的大跌了好几天。连带着A股易中天也跌了不少。虽然后来证实根本不影响全球对算力的需求。但起码也算牛了一回。你再看阿斯麦微跌表示敬意。看来全球投资人一点也不恐慌。光刻机仍然是硬通货。

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看完后第一反应就是，华为不愧是搞通信出身的，这不就是通信技术里的频分（1G）时分（2G）码分（3G）空分（4G）的解题思路嘛。

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声明，我不是什么华为粉，我就是一个国产粉，华为、比亚迪、大疆、一重二重、三一徐工中联、格力美的海尔、OPPO荣耀、TCL创维海信、京东腾讯阿里字节、海康大华等等，我愿意这样的企业。

看了不少评论，科学分析华为目前的不足或者痛点，我觉得很正常，但冷嘲热讽的，看华为与中国出洋相的大有人在。

华为不行，你行你上啊；即使你不行，你推荐中国哪家企业或哪个科研机构上啊；华为采用这种工艺，是中国整体半导体设备发展不足的表现，也是没办法；如果中国半导体设备给力，华为何至于此。但华为，客观也是另辟蹊径，值得点赞。

华为被制裁，系统自己做，芯片自己做自己生产，AI芯片自己做，半导体设备与产业链一起做，测试设备与产业链一起做，材料与与产业链一起，就一点，华为对得起中国产业。华为是有不足，但希望更多的中国人去支持，去批评去让华为更好，而不是冷嘲热讽的，寒心。

中国与华为有发展不足，很正常，但我愿意相信中国人是聪明与智慧的，是勇敢有担当的，希望中国与华为未来发展更好！

知乎用户 发表

又是经典的贴几十张不明觉厉的AI图炒作，说一些技术名词且听龙吟。

给不懂的人解释一下，《三体》里的人肉计算机知道吧。

制程相当于士兵的身体素质，老外开发了五号化合物，个个都是特么美国队长，举旗子快跑得快喊的大声。但是老外不给我们卖五号化合物，我们这再怎么锻炼也就个个都是战狼的水平。（现实半导体更多的是要练缩骨功和蚁人，不完全对应，不妨碍理解）

然后华为说，你扯这些没用，人肉计算机最终还是看整体计算速度。我们虽然没有五号化合物，但是我们有阵法。说白了，就是在士兵怎么站怎么传递计算结果上面花了大功夫。

有没有用？有

有没有坑？他这个阵法要用五个战狼打美国队长，你说有没有坑

有没有“新定律上位，旧定律淘汰”？你学阵法还是吃五号化合物？别人吃了能不能学阵法？

总结，这还真的是个很有用的东西，管你这那的有等效的算力就行了。但是这个宣发，我不喜欢。

知乎用户 发表

一个股权不明的私人商业公司，

在一个国际行业商业交流研讨会上，用政治语言句式的的形式，说出一个自己发明的定律，并声称这个定律是革命性的，直接成了自己代表行业发展的原则了。

至于这个定律什么逻辑？什么原理？行业内认同不认同？教科书改不改？诺贝奖委员会颁奖不颁奖？都不重要，重要的是沸腾就完事儿，赢了。

反正一句话：弯道超车，幺幺领先。

都懒得说这些流水账驴唇不对马嘴，各种版本标题党，八股文式的报道。就说这家公司，之前不是自己手搓Fab，手搓EUV光刻机，手搓EDA，统统自研么？怎么还研究起了BEL的封装了？掉价不？你要是好歹搞点BEOL的新的玩意，都得给你点个赞。

3D packaging, CSP, 都能搞出定律，能和晶体管密度扯上关系，也就忽悠忽悠小白了。

劝君多读书，莫学楚霸王。

当然了，作为一个拥有自己“三军”仪仗队，并能用来颁奖，表演的这么一个公司，全世界的确是独此一家，不论是那个行业，都难以望其“项"背。仅仅是用一条定律指导行业发展是远远不够的。

知乎用户 发表

真没见识，三星的NAND堆叠已经900层了，人家也没说自己发明了套定律

知乎用户 发表

咱也不大懂，笨蛋文科出身，我就想吧：都说工程的底座是数学，上学那会儿解数学题，老师都说有好几种思路解法，所以，华为估计也是吧。

知乎用户 发表

请参考当年华为的5G。

一招鲜，上下通吃。

知乎用户 发表

给大家补充更多信息：

华为盘前大消息！直线拉涨

5月25日，A股开盘，华为盘古概念大涨，科达自控涨超25%，梅安森20%涨停，云鼎科技10.05%涨停，易点天下、润达医疗等涨幅居前。

消息面上，华为正式发表半导体领域新定律。

据人民日报消息，2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

针对半导体行业未来的发展，何庭波表示：“未来一定属于开放合作。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

知乎用户 发表

这个是芯片设计水平的一大进步，但是没必要硬吹，现在网上全是沸腾的，搞的好像EUV光刻机搞出了了似的，吹牛吹大了。况且，这个设计水平其实也没那么厉害，芯片堆叠设计Intel和AMD已经很成熟了

知乎用户 发表

沸腾的也好，打假的也好，也就几个月了，等等看呗，现在叫的这么欢，万一被打脸了多丢人……

（企业为了赚钱可以不要脸，但你们上赶着丢人是图啥）

知乎用户 发表

先说结论：营销>实际

“韬定律”本质是什么

华为公开说法：

• 摩尔定律：几何缩微（晶体管越来越小）
• 韬定律：时间缩微（信号传播更快）

翻译成人话：

以前：

靠缩小晶体管提高性能

现在：

靠：

• 更短的数据路径
• 更强缓存
• 更高带宽互连
• Chiplet
• 3D堆叠
• 逻辑折叠
• 封装协同
• 软件调度

来提高整体性能。

这个方向是不是胡扯？

不是。

事实上：

全球都在这么干。

例如：

NVIDIA

靠：

• NVLink
• HBM
• GPU互连
• 大规模并行

提升AI性能。

并不是单靠制程。

AMD

靠：

• Chiplet
• 3D V-Cache

提升性能。

Apple

靠：

• 极致SoC协同
• 内存统一架构
• 软件生态

同样台积电工艺，性能功耗比领先安卓。

所以：

“后摩尔时代”

本来就是：

架构创新 > 单纯制程创新

华为这里有一个容易误导的点：

“达到1.4nm同等晶体管密度”

注意：

不是：

真正1.4nm工艺。

而是：

“等效密度”

或者：

“等效系统性能”

这两个差别巨大

真正难的东西，华为还没解决

这里才是核心。

芯片行业最难的不是PPT。

而是：

1. 良率

先进芯片最恐怖的是：

做出来 ≠ 能量产

比如：

• 良率20%
• 发热爆炸
• 漏电严重
• 时钟不稳定

都会直接导致商业失败。

目前中国先进工艺良率仍然是巨大挑战。

2. EUV 光刻机

华为现在真正的问题：

没有先进EUV。

所以：

• 多重曝光
• DUV硬堆

成本会急剧上升。

理论上能做，
但经济性可能崩。

3. 软件生态

AI芯片真正的王者不是芯片。

而是：

CUDA

这也是NVIDIA最恐怖的地方。

华为现在：

• CANN
• 昇腾生态

距离CUDA成熟度还有明显差距。

结合华为这家公司的黑历史，只能说营销大于实际了。

知乎用户 发表

要是今年MATE芯片没有升级，脸怕是要肿

知乎用户 发表

2026 年：先在手机 SoC 上验证逻辑折叠；

2030 年左右：进入昇腾 AI 加速器；

2030 年后：3D 堆叠、近封装光互连、统一内存语义总线成为重点；

2035 年前：从芯片级优化扩展到超节点、数据中心级优化。

饼是足够大，逻辑也是自洽的，到底能不能走的通，不好说

准备换一套评价体系和技术路线，绕开单纯制程竞争，把战场拉到 3D 封装、系统互连和 AI 集群架构

按照这个理论，今年的华为旗舰机，性能有一个翻倍的提升，前几年的华为手机SOC性能实在是堪忧，属于价格完全和性能不对等

能否真正成功，要看未来麒麟、昇腾以及 AI 集群系统中能不能实现规模量产和真实性能验证

散热、EDA、封装良率、系统协同都是巨大的风险点，到底能不能工程化量产，拭目以待吧

很多人兴奋是觉得华为又遥遥领先了，实际上华为只是找到了一条可能快速赶上对手的道路

计划，前景很漂亮

知乎用户 发表

作为一个非技术流完全不懂芯片的门道。但看了人民日报发的“锐评”全文，通篇都是“逻辑折叠”、“时间缩微”等生编名词加名族情绪煽动。若真是一项伟大的技术一定可以用能看懂的语言表述清楚，绝不会让人云里雾里地被莫名鼓动。所以，这自封的、能和“墨菲定律”比肩的“突破”，大概率又是一场闹剧。只需等着看资本市场是否又一次一地鸡毛乱飞，散户再次被割韭菜。

知乎用户 发表

2024年，华为宣传的三进制逻辑电路比现在的韬定律还火吧？现在怎么样了？

2023年的日本核废水，现在怎么没人提了？

宣传是宣传，事实是事实。

知乎用户 发表

跨时代的！

华为可以！加油！

继续华为全家桶！

知乎用户 发表

本来就是这样的啊。台积电所谓的2nm 3nm .5nm大家都是等效的啊。早就到了硅材料的极限了。

怎么台积电的等效你们就跪下舔

华为的等效你们就站起来骂？

知乎用户 发表

这是非联网搜索模式的deepseek v4 pro API think max mode对于华为逻辑折叠和其他主流堆叠的对比，知识库只局限于2025年。仅输入了韬定律的相关新闻讯息和逻辑折叠的定义，我想将一个新知识输入旧数据库的AI模型让它进行评价，绝对要比知乎里所谓的“专业人士”要专业的多。

理解逻辑折叠与另外两种堆叠方式的本质区别，需要把观察尺度从芯片的宏观轮廓一直拉到微观的标准单元级。这三种技术在物理上看似都在做“把东西摞起来”这件事，但它们各自切割的物理边界、遵循的设计约束、以及撬动的性能杠杆，处于完全不同的维度。

先进封装中的CoWoS是芯片级的集成。它的操作对象是已经完成制造、封装前测试通过的完整裸片。一颗GPU计算核心和几颗HBM显存堆叠，各自的设计、工艺、甚至代工厂都可以完全不同，只是在最终封装阶段被安放到同一块无源硅中介层上。中介层内部有一层相对粗糙的金属互连，负责把计算核心的存储总线引脚和HBM的输入输出引脚按信号定义一一连接起来。这种模式的核心优势在于异构集成的灵活性：计算芯片用最贵的先进逻辑工艺，存储芯片用最合适的DRAM工艺，封装层面只承担相对简单的物理连线任务。但它的物理局限也恰好来源于此——硅中介层上的走线宽度和间距远远大于芯片内部互连，信号穿越中介层和微凸块产生的延迟和功耗，决定了这种连接只能用在带宽要求高但延迟容忍度相对宽松的存储总线场景。它永远碰不到逻辑核心内部的关键路径，因为它的边界被锁定在裸片的外部引脚上。

AMD的3D V-Cache是功能块级的堆叠。它的切割粒度比先进封装进了一步，刀刃伸到了一个芯片内部的不同功能模块之间。CCD计算核心和SRAM缓存裸片各自是一个功能自洽的实体：CCD内部包含完整的取指、解码、执行、L1和L2缓存，SRAM裸片内部则是完整的L3缓存阵列及其控制器接口逻辑。两者在物理上通过铜混合键合直接贴合，键合点布置在CCD顶层金属之上和SRAM裸片的对应接口区域。因为SRAM的功能独立，设计过程中两个团队可以相对解耦，只需定义好接口的物理位置和时序协议。但正是这种功能独立性，构成了它的性能天花板。数据从CCD内部的计算单元发出，穿过自身的L1、L2未命中后，再垂直穿越混合键合界面进入SRAM裸片的L3阵列，虽然比走平面总线快了不少，但这个收益作用域被严格限定在缓存访问延迟这一个维度上。CCD内部那些真正拖累主频的跨模块关键路径、运算单元到寄存器堆的绕线、指令调度器到执行单元的总线，这些依然停留在CCD内部的平面版图里，丝毫没有被缩短。功能块堆叠能在特定缓存敏感负载下拿到漂亮的帧率增益，但它对单核峰值频率、通用计算能效、以及核心逻辑面积密度的改善微乎其微，因为它从来没有踏入那块最应该被优化的领土。

华为的逻辑折叠在切割尺度上直接穿到了最底层：逻辑门级。它的操作对象不再是完整裸片，也不再是功能自洽的模块，而是构成模块的最小单元——标准单元本身。在逻辑综合和物理设计阶段，EDA工具将同一个功能块内部密密麻麻的标准单元和它们之间的连线，按照三维布局算法拆分到上下两层Die上。单独拎出任何一层Die，上面的标准单元只是一个残缺的网表，缺少另一层的关键驱动或负载路径，完全无法形成闭合的逻辑功能。两层之间通过密度极高的混合键合阵列垂直互连，键合点不再局限于模块接口区域，而是遍布整个芯片面积，每一个键合点承担的都可能是某条跨层标准单元连线的延续。这种设计使得信号从一个寄存器输出端到下一个寄存器输入端的物理距离，可以从平面版图上必须绕行的几百微米，被压缩到从下层标准单元垂直穿到上层标准单元再水平走一小段的几十微米级别。它把互连优化的触角伸到了芯片内部最毛细血管的部分。

从物理本质上看，三者的区别在于它们各自对抗的延迟来源处于不同的层级。先进封装对抗的是片间互连延迟，它把原来要绕PCB走线的长距离信号搬到硅中介层上走相对短的距离，优化的对象是两个完整系统之间的通信。功能块堆叠对抗的是块间互连延迟，它把缓存总线的物理长度从平面上的毫米级压到了垂直方向的微米级，优化的对象是一个芯片内部不同子系统之间的数据传输。而逻辑折叠对抗的是门间互连延迟，它直接对标准单元之间那一根根最细碎也最关键的信号线动刀，优化的对象是逻辑运算本身内部的时序收敛。这个切割粒度的差异，从根本上决定了三者所能撬动的性能收益维度。

逻辑折叠的优势恰恰扎根于这种极致的切割粒度。它在物理层面一次性同时满足了三个方向的优化需求：逻辑门数量的密度因为两层堆叠而近似翻倍，关键路径的时序因为物理长度被硬砍而获得可观的频率裕量，互连功耗因为驱动电容随线长等比例下降而大幅缩减。这三项收益不是彼此割裂的，它们共享同一个物理源头——平铺电路中原本不可缩减的长互连线被垂直折叠所消除。更关键的是，这种收益不依赖于工艺节点的晶体管性能提升，它直接消除的是设计层面的互连冗余，所以即使在成熟工艺上也能获得超越代际的密度和能效跳跃。同时，一旦工艺条件允许进入更先进节点，更精密的混合键合通孔会反过来为逻辑折叠提供更细粒度的垂直互连密度，使其三维布局的灵活性更高，收益更容易逼近理论上限。逻辑折叠是唯一一种能在不依赖光刻波长缩减的前提下，同时撬动密度、频率、能效三个维度的设计方法，这赋予了它在受限工艺条件下的战略价值。

但逻辑折叠的劣势也同样深埋在这种极致粒度的另一面。最严重的瓶颈不在制造，而在设计工具本身。标准单元的二维布局布线问题本身就是NP-hard的，一旦增加垂直维度，再加上跨层混合键合点的物理位置约束、两层之间的热失配应力对时序的影响、以及跨层路径的寄生参数提取和时序签核，整个搜索空间和约束条件会爆炸式增长。目前全球没有一家商业EDA厂商具备成熟的门级三维综合和签核能力，这意味着逻辑折叠的实践者必须几乎从零构建一套三维感知的数字设计流程，这需要同时在算法、物理建模、以及与代工厂的紧密协作上做到世界顶尖水平。另一个杀手级劣势是热。标准单元是芯片上热流密度最高的区域，两层逻辑门垂直堆叠意味着单位投影面积内的发热量翻倍，而热量却必须穿过一层极薄的顶层硅和密密麻麻的键合界面才能到达散热器。在没有嵌入式微流道或背面供电散热等激进方案介入的情况下，热斑温度会迅速推高漏电电流，形成正反馈循环，严重时直接吃掉能效提升的大半收益。最后是良率和成本的现实约束。逻辑门的版图高度不规则，混合键合点必须以类似的密度和随机分布形式覆盖整个芯片面积，任何一个键合点的失效都可能导致整颗芯片报废，而由于两片Die在逻辑上互为必要条件，传统设计中通过冗余修复或降级出售来挽救良率的手段在这里几乎没有用武之地。这意味着逻辑折叠芯片在量产初期的良率爬坡会极其痛苦，单位成本可能在很长一段时期内居高不下，这对其在消费类产品中的大规模铺开构成了硬性的经济约束。

三者的关系或许可以这样理解：先进封装是在已经盖好的大楼之间架天桥，桥的宽窄和数量受限于大楼外墙已有的门洞位置，但它不要求改造大楼内部结构，所以最灵活也最安全。功能块堆叠是把一栋楼里的健身房搬到楼顶，健身房里原本就能独立运转，搬上去之后和大楼共享同一个电梯井，大楼本体不用动结构，只换了一个更近的垂直通道。逻辑折叠则是在盖楼之前就把原本设计在一层的所有房间拆成两层，奇数号房间放楼下，偶数号房间放楼上，每一层的楼道和隔壁房间的连接都必须通过楼板上的密集孔洞来串通。它省掉了所有从走廊尽头绕行的距离，代价是图纸复杂度、施工精度和后期检修难度都翻了不止一个数量级。

知乎用户 发表

我就问一下，现在重仓封装和半导体还来得及吗

知乎用户 发表

我不懂芯片也不懂通信，甚至不是工科的。但相关话题昨天都还挺安静的，另一个问题下一堆大佬解释论文和技术原理。但这个问题下怎么一堆输出情绪的？通稿出来了？

知乎用户 发表

这一定律提出来不亚于当时的牛顿三大定律，这下美国的天暗了，他们最引以为傲的半导体将被华为狠狠的踩在脚下。

知乎用户 发表

我大侄子是搞芯片的，EUV之父，据说能半小时手搓一台EUV，据说张忠谋黄仁勋见他都要跪下来叫爹。

跟他聊了一下，他断言华为肯定不行，理由有二:

这啥定律提出者不是美国人，甚至连绿卡都没拿到。

华为不是一家美国公司，甚至都没在新加坡注册，归根结底只是一家国产，没有国际化。

知乎用户 发表

这种技术怎么有一种三体人感觉，智子不就是这样打造的吗？

知乎用户 发表

有理有据。已知：

1、方舟编译器可以将系统流畅度提升24%，

2、鸿蒙NEXT可以将整机流畅度提升30%，

3、韬（τ）定律将能效比提升41%，（目前是半导体领域的定律，后面必然应用到手机领域）

求解：

使用韬（τ）定律、搭载方舟编译器、鸿蒙NEXT的华为手机，流畅度是多少？

知乎用户 发表

战略进攻开始，Mate90将封神！

2026年5月25日，华为在2026国际电路与系统研讨会上（IEEE ISCAS），正式发布了半导体“韬（τ）定律”。这是中国在全球半导体领域首次提出的产业发展指导原则，为后摩尔时代的芯片发展开辟了新的路径，标志着在全球半导体技术探索中，出现了一条由中国企业引领的新路径，跳出了对极致工艺制程的单一依赖，为延续芯片性能增长提供了全新思路。

韬定律提出以时间缩微替代几何缩微，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。该定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。

一.核心思想：从几何缩微到时间缩微

韬定律的精髓，是将过去提升芯片性能的核心思路——几何缩微（即不断缩小晶体管尺寸，也就是大家熟知的摩尔定律），转变为时间缩微。

传统路径的困境：几何缩微目前已遭遇物理和经济效益的双重天花板。当前把晶体管继续做小不仅技术上极其困难，成本也变得过于高昂。

全新思维：华为提出的时间缩微，目标是系统性地降低时间常数 τ（Tau，音译为“韬”），这个参数直接决定了信号在芯片中切换和传输的快慢。

二.实现方式：逻辑折叠

为实现时间缩微，华为提出了名为逻辑折叠（LogicFolding） 的核心技术，并构建了一套从微观到宏观的多层级协同优化体系。

器件层面：从物理底层加速信号响应，优化晶体管和互连电阻及电容，从根源上降低时间常数。

电路层面：这是逻辑折叠的核心所在，通过突破传统平面布局，缩短关键路径走线长度，降低信号传输的电阻和电容负载。

芯片层面：软件、架构、芯片全栈协同设计，根据任务需求精细化管理数据指令流，提高并行效率，降低端到端执行时间。

系统层面：定义“灵衢总线”，重构计算系统互联协议，实现超节点内的统一内存编址和原生内存语义，大幅降低通信延迟

华为过去六年已基于该理论，成功设计并量产了381款芯片，覆盖众多领域。今年秋季Mate90发布会即将面世首次全面采用逻辑折叠技术的华为麒麟芯片，官方内部代号为麒麟2026（麒麟9050？还是麒麟9100？），届时Mate90将封神！另外，华为预计到2031年，基于韬定律的高端芯片，其晶体管密度将达到与1.4纳米制程同等的水平。

韬定律的正式发布意味着战略思想的转变，也意味着在半导体领域中国的战略进攻开始了！从紧跟摩尔定律在物理尺寸上追赶变为创造新规则，战略进攻的大幕已经徐徐拉开！

知乎用户 发表

由于光刻设备方面的限制，国产自主技术的芯片制程水平无法追上世界第一梯队，这会限制晶体管尺寸进一步做小，或者同样晶体管数量的芯片需要做成更大的尺寸。

手机之类的小尺寸消费电子产品，需要在狭小的内部空间放入功能强大的芯片，对晶体管密度和芯片制程有非常高的要求，中美贸易冲突后，市面上华为手机的芯片性能就开始落后其他品牌的手机了，这不是华为芯片设计能力的问题，而是芯片制造的限制。

所以中美贸易冲突后，华为始终在尝试一件事，在无法利用最先进芯片制造水平的情况下，如何获得满足自身需求的高性能芯片。

早先华为就尝试过“多重曝光“的手段，成功利用中芯国际14nm的芯片制程造出了等效于7nm的芯片，当然了，这种做法大概率付出了成本良率功耗的代价。

现在的“韬定律”估计也是这个意思，通过独特的电路设计、堆叠技巧等手段，实现信号传输加快和芯片性能提升的目标，因为我不是通讯和电路出身的，具体怎么实现的我就不清楚了，总之华为应该是找到了具体的方法，这也充分展现了华为强大的通信技术和芯片设计能力。

不过以我的直觉，我猜测华为这种做法大概率还是需要在成本功耗良率方面作出牺牲，电路设计、堆叠技巧等手段必然意味着设计和工艺的复杂度增加，这种复杂度的增加必然会导致良率的下降和成本功耗的提升，这也是没有办法的事儿。

如果真的存在功耗的明显提升，考虑到手机内部狭小的空间，如何解决散热问题同样是华为需要认真考虑的。

至于“韬定律”的意义本身，它不是个具体的数学物理理论，但它可以给芯片行业提供一个指导方向，尤其在摩尔定律逐渐失效，芯片制程技术越来越难推进的现在，可以发挥设计的主观能动性来进一步提升芯片性能。

这里奇怪的是华为对外公布“韬定律”的这个时间节点：

我认为华为提出“韬定律”的最佳时间节点，应该是华为推出新款芯片或者新款旗舰手机的发布会上，先在发布会上介绍“韬定律”的概念，然后公布基于“韬定律”推出的新一代麒麟芯片或者mate系列手机，再展现基于“韬定律”研发的芯片性能和手机性能提升具体如何。

这样做既可以展现华为自身强大的竞争力，又展现华为在国产自主研发上的探索努力，还能起到非常好的营销效果吸引一大波粉丝流量，就像当年华为推出mate40和麒麟9000芯片的时候引发的惊艳轰动那样。

而现在华为提出“韬定律”就显得很干，因为华为现在并没有掏出实质性的对应产品，单单端出来一个“韬定律”很容易让别人觉得在“指点江山”和“炒概念”，目前来看业内人士咋想的不知道，A股和散户的反响是挺强烈的。（当天A股就套牢了一大批散户，被散户们戏称“套定律”）

知乎用户 发表

看了一下

发现支持的都在有理有据的输出分析

反对的都在毫无章法的输出情绪

有意思，这本身就比τ定律来的有意思

再看看国外，猛然有种虚假感，咋酸的大多是国内IP呢？

知乎用户 发表

坐过渡船的人应该很容易理解。

现在半导体制程就是河面宽度，制程越高，河面越窄，往返一次越快，对应频率越高。

逻辑折叠，很多人一眼看去立马想到堆叠，然后再光速转到AMD等，最后得出一个无用论。

这个可以理解，大家都是工作，要吃饭的嘛。

逻辑折叠，其实是一种变通，把渡船的固定班次改为动态调节的。

有没有遇到一种情况，假如船十分钟一次，二十分钟一往返，靠岸时间不计，你刚到码头，船走了，这时你要等多久？

整整两个班次减一秒。

但是如果他愿意多等你一秒，你速度快了多少？几乎快了一倍！

这就是逻辑折叠，而不是简单把芯片折叠起来就可以了。

这里的难点，一个是逻辑单元的互联，另一个是对时钟与数据权重的把控，需要物理层，指令集，协议层，通信层，系统层，应用层，全域贯通。

为什么西方搞不定的原因找到了吧，并没有这样一个公司，苹果，英伟达，AMD都或多或少差点环节。

时钟不仅仅是多相且动态的，还要单个相位可控制，占空比可调，没有对通信技术的绝对把控，这根本没法玩。

除非美国的几个巨头没事干，现在就联合起来，劲往一处使，那肯定可以成功。我不是不相信他们，就是想开开眼。

六国攻秦的故事再次重演罢了，谁来打头阵呢？

知乎用户 发表

一大群人跟这儿团建，要么挑剔有么用Law，要么说三星台积电早就有了，要么纯骂。反而是外国科技博主认真的读了论文，简要说明了这套理论的实际意义，并赞同是一种划时代的技术。

我其实不担心你们是电子生物，我是担心你们要是真的华为黑粉，我国本科教育是真的没教会你们耐心看文献吗？

知乎用户 发表

我完全看不懂，原因是知识面太狭窄。但现有认知下，英伟达的芯片这么牛逼，不仅仅是他们研发人员牛逼，而是大家共同参与配合的情况下达成的，举个简单的例子，ASML在制作光刻机遇到困难时，有台积电的工程师协同一起想办法解决，类似的事情很多，不知道华为能不能找到好队友。还有现在理论物理和应用物理的差距已经很大了，理论物理再研究下去就到玄学领域了，但应用物理受各种条件限制还在艰难前行，现在社会不是说理论上没办法，而是现实中很难办的问题。不过还是表扬一下华为，重压之下还是没有自暴自弃，还是可以的。

知乎用户 发表

上次某品牌手机发布会前，市场就在营销，国产的光刻机有重大突破了，然后一群人还编的有声有色呢，然后又是且听龙吟，又是提头来见的。以为是某品牌手机厂和半导体设备厂进行了深度研发，结果是选择了搞营销，传小道消息。

到现在才扒出是“中芯国际采用193nm浸没式DUV配合SAQP技术，通过四次曝光与刻蚀循环，将电路特征尺寸“压缩”至7nm等效水平。该工艺虽使生产周期延长至约65天（较EUV多20天），但显著降低了设备投入门槛。关键支撑包括相移掩模与AI光学修正算法，使旧有DUV设备具备“准EUV”成像能力。此路径已被证明可稳定产出晶体管密度达9600万个/mm的芯片，性能接近台积电初代7nm。”

现在又来了个什么韬定律，在完全没有数据和规律就得出总结，能叫定律？就是又在乱创造营销名词而已，在别人半导体厂眼里，也就是微架构优化，在制程快到头的时候，全球芯片厂就一直都在做的事情，人家又不是原地踏步，这种事情难道人家就没发现？

知乎用户 发表

事情发展到了现在，

当西方媒体一片沉默，

当高通、三星这些没有跳出来驳斥，

或者表现出不屑的时候，

那么这个韬定律已经稳了。

我相信高通比我专业，

它都没敢从友商的角度和立场进行攻击。

那么可见确实有真东西。

知乎用户 发表

著名的摩尔定律也不是定律，仅仅是能够总结一段时间内集成电路技术发展情况的规律，卡弗·米德（Carver Mead）将其称为定律，是开玩笑式地恭维摩尔。

现在这个“τ定律”，从命名、并非华为最先提出、现象还没出现，这三个方面都会让华为的真爱粉觉得尬。

知乎用户 发表

你打开你的手机壳，拆下手机芯片，放在电子显微镜下放大100万倍，却发现号称3纳米工艺制造的芯片里竟然找不到一个3纳米组件。

当你气愤地质疑厂家虚假宣传时，突然发现说明书上在3纳米前面赫然写着“等效”两个字，深谙营销话术的你这才明白，原来坑在这儿。

上到台积电、三星这种代工厂，中到骁龙、苹果这些芯片厂，再到各大手机厂，这种文字游戏已经玩了10几年了，当然华为也在其中。

不过从今年开始，华为就不用再跟他们这么玩，而是另起一桌玩“韬定律”去了。

一切要从晶体管的结构说起。

芯片里最基础的元件叫晶体管，你可以把它想象成一个微型水龙头。

电流从一头的源极流到另一头的漏极，中间有一个叫“栅极”的开关。

栅极的长短，直接决定了这个水龙头的开关速度和耗电量。

栅极越短，电流从源极到漏极跑的路程就越短，开关速度就越快，同时耗电也越少。

所以，几十年来，芯片工程师的核心目标就是把栅极越做越短。

在早期，这个目标非常纯粹。

1970年代，英特尔的4004处理器用的是10微米工艺，1微米等于1000纳米。

到了1990年代，工艺进入350纳米、250纳米。

2000年代，进入了130纳米、90纳米、65纳米、45纳米。

在这个阶段，“纳米”这两个字是实打实的物理尺寸。

如果你有显微镜，真的可以在芯片上量到那个栅极的长度，标成45纳米就是45纳米。

这个数字和性能提升是严格对应的，所以大家都认。

转折点出现在2011年左右。

当时台积电和英特尔在向28纳米这一代进军时，撞上了一堵物理墙。

栅极越短，控制电流的难度越大，漏电问题越来越严重，功耗降不下去，性能也上不去，这个问题叫“栅极氧化层漏电”。

解决的办法是改变晶体管的结构，从原来的平面晶体管转向一种叫FinFET鳍式场效应晶体管的新结构。

简单说，就是把原来躺平在平面上的沟道“立起来”，像鱼鳍一样，这样在不增加芯片占地面积的前提下，增加了栅极与沟道的接触面，恢复了对电流的控制力。

结构变了之后，问题来了，栅极长度不再是决定性能的唯一因素，同样28纳米宽度的栅极，鱼鳍性能就是要比平面好。

可大众早就习惯了用工艺节点衡量芯片先进性，如果你说你的工艺节点没变化，只是结构变了，大家不会买账，芯片卖不出去。

为了降低沟通成本，厂家还得硬着头皮用之前的标准，但“节点”该怎么算？

于是从20纳米这一代开始，芯片厂商想出了一个办法，不再按栅极的实际长度来命名，而是按“等效密度”来命名。

什么叫等效密度？

就是你这代工艺的晶体管密度，相当于假设我们继续按旧工艺的栅极缩小规律，要达到这个密度所需要的那个数字。

换句话说，它成了一个“换算出来的”代号。

到了16纳米、14纳米这一代，实际栅极长度早就不止16纳米了，甚至有20多纳米，但厂商说我这代工艺的密度相当于旧工艺16纳米时的水平，所以就叫16纳米、14纳米。

从这以后，“纳米”这个字，就正式脱离了物理测量的标签，变成了一个纯粹的性能代号。

到了7纳米、5纳米、3纳米这一阶段，更是彻底放飞了。

台积电的7纳米工艺，实际晶体管的最小金属间距大约40纳米，栅极长度大约22纳米，跟7纳米完全不沾边。

它为什么叫7纳米？

因为这是台积电自己定义的一个叫“N7”的工艺平台，这个平台的性能和密度，在营销上对标的是“等效7纳米节点”的预期。

也就是说，“7纳米”这个数字本身，已经变成了一个品牌名。

就像英国有个知名健康饮品品牌，就叫Innocent，翻译过来是“纯真”，所以它的果汁叫“纯真果汁”，但果汁未必是纯天然真果汁。

到了5纳米，实际密度比N7提升了约1.8倍，但栅极长度依然远远大于5纳米。

到了3纳米，台积电自己的说法是“在同等功耗下性能提升10-15%，在同等性能下功耗降低25-30%”，但栅极的物理尺寸是多少呢？

已经不公开了，也没人在意了。

英特尔以前一直想坚持“真实纳米”的路线，他们叫自己的10纳米工艺就是10纳米，但实际密度对标的是台积电的7纳米。

结果消费者不买账，觉得你10纳米比人家7纳米大，肯定不如人家先进。

最后英特尔也扛不住了，放弃了节操，跟看叫Intel4、Intel3、Intel 20A。

20A就是20埃米等于两纳米，相对于等效纳米，人家已经进化到了等效埃米。

你看，连纳米都不直接给了，要搬出一个"A”来抢占概念高地。

所以，现在所谓的“3纳米”、“2纳米”工艺，本质上就是一个“代际性能标签”。

当你听到“3纳米工艺”时，你真正要知道的是，这个工艺相对于上一代5纳米，在同样功耗下性能提升了百分之十几，在同样性能下功耗降低了百分之二三十。

它不代表芯片上任何一个部件的物理尺寸是3纳米。

实际上，3纳米工艺的晶体管栅极长度，仍然可能大于20纳米。

真正缩小的是晶体管之间的间距和密度，而不是那个“纳米”数字。

三星甚至更加离谱，它的3纳米GAA环绕栅极工艺，是一种比鱼鳍更先进的工艺，原理差不多，但栅极跟沟道接触面积更大。

号称是“全球首个3纳米GAA”，但实测晶体管密度甚至还不如台积电的5纳米。

这时候华为站出来了，既然几纳米工艺节点的说法已经完全没有意义了，那老子为啥还要跟你扯这个蛋呢？

于是适时推出了所谓“韬定律”的概念。

其实站在华为的角度也很容易理解，毕竟我们的EUV光刻机被美国卡脖子，现在只有DUV光刻机。

EUV光刻机的波长13.5纳米，这个波长除以数值孔径，再乘以工艺因子，就是真实光刻分辨率，现在能做到14到16纳米。

如果你去看台积电等效3纳米工艺的芯片，栅极长度大概就在这个范围。

而DUV波长193纳米，就算用上浸润式工艺，等效波长依然是134纳米，基础就比人家差了10倍，就算多重曝光，在分辨率上依然吃亏。

可既然大家都不是真实纳米数，我们用这个标准又天然吃亏，那为啥还要用呢？

干脆换个标准，另起一摊，于是有了“韬定律”。

在制程工艺落后于竞争对手的情况下，通过架构创新和软硬件深度融合，实现芯片性能的持续倍增。

简单说就是“工艺不够，架构来凑”。

当然，这背后也确实有摩尔定律日渐失效的原因，当晶体管尺寸接近物理极限，继续靠缩小制程提升性能的成本已经指数级增长，而靠优化设计、提高效率的收益空间仍然巨大。

华为海思在2019年被美国列入实体清单后，失去了台积电的代工服务，制程工艺被卡在DUV多重曝光等效7纳米附近。

这玩意说起来可真是拗口，为了少说点废话也确实该换个标准了。

面对这一困境，没有选择放弃高端芯片，而是将研发重点从“堆工艺”转向“堆架构”。

这就像当年DeepSeek绕过英伟达的CUDA，直接用PTX汇编语言操作GPU，从而以十分之一的成本实现同等性能一样，华为也在做着类似的事情，绕过对先进制程的依赖，用设计换性能。

在新的架构设计中至关重要的概念叫“逻辑折叠”。

物理层面上，这是一种从设计源头重构芯片拓扑的3D架构，核心思想是将传统二维平面布局的关键逻辑路径，在三维空间中进行垂直堆叠与重组，以极大幅度缩短信号传播的物理距离和时间延迟。

在麒麟2026上，华为采用了保守的局部折叠方案。

并非将整个芯片堆叠，而是选择性地对CPU、SRAM等核心模块的关键路径进行双层折叠。

这使得需要频繁通信的模块在垂直方向上紧邻。

该架构使时钟缓冲器数量减少50%以上，时钟偏移降低25%，布线长度缩短约30%。

对于SRAM，访问速度提升超过40%，每比特能耗降低。

逻辑折叠的物理实现，依赖于两项尖端的封装互连技术。

首先是超精细间距混合键合。

这是实现两层有源硅片面对面直接互连的核心。

麒麟2026采用的铜铜混合键合间距达到了1.5微米，而芯片顶层金属的布线间距是720纳米，两者已经非常接近。

这使得层间互连的“布线开销”几乎消失，实现了近乎理想的垂直信号传输。

所谓的混合键合，你可以理解成一种超精细的焊接技术，触点间实现分子级连接，其他区域通过特殊胶粘合。

其次是硅通孔TSV技术。

用于穿透硅片，实现不同堆叠层之间的供电和全局信号连接。

这玩意有多难呢？

可以说是从底层彻底重构了芯片设计，因为压根就没有EDA能做这个事。

现有的电子设计自动化工具全部为传统二维平面芯片设计，没法处理三维体积内的布局、布线和时序收敛需求。

全尺寸逻辑折叠要求将多个堆叠芯片视为一个连续的设计实体，需要全新的3D原生、多物理场仿真工具链。

工艺上则需要将来自不同批次、甚至不同工艺节点的晶圆进行键合。

这些晶圆在阈值电压、驱动电流、互连RC参数上的偏差，远大于单晶圆内部的偏差，会严重影响时钟分布和保持时间裕量，导致设计失效。

每个混合键合点和TSV都会引入额外的电阻和电容，TSV周围的“保持区”还会占用宝贵的标准单元空间，必须在设计中进行精确权衡。

此外，将晶体管在垂直方向密集堆叠，导致单位面积热功耗密度急剧上升。

如何将芯片内部产生的热量高效导出，是保证性能稳定和不降频的关键。

性能提升10倍可能伴随功耗同步提升10倍，这超出了移动设备的电池和散热极限。

同时，超精细键合工艺难度极高，多层堆叠导致良率挑战巨大，成本远高于传统平面芯片。

不光是硬件难，在软件层面，逻辑折叠也构建了一套全新架构。

传统芯片设计中，晶体管在执行任务时，绝大多数时间是闲置的。

比如一个负责浮点运算的单元，可能在完成一次矩阵乘法后就空转到下一次调用。

逻辑折叠技术的核心，是给芯片设计一个“智能调度中枢”，它能在纳秒级的极短时间内将不同的功能单元进行动态复用。

当某个单元完成计算后，硬件资源不闲置，而是立即被“折叠”到下一个任务中，在不同时间片里承担不同逻辑功能。

这需要三个层面的配合。

一是精密的硬件调度器，能够在指令流中预测资源空闲窗口。

二是编译器，能够将高级语言代码自动转化为可折叠的指令序列。

三是操作系统级的中断和任务管理机制。

显然，想要突破这一系列难点，不光是硬件或软件单方面的事，而是需要所有层面的协调配合。

那么现在我们就可以回答你关心的那个问题了，为什么是华为提出韬定律，而不是其他人呢？

答案很简单，因为只有华为具备从芯片设计、封装制造到终端产品和操作系统的全栈能力。

这使得它可以在系统层面，而不仅仅是从芯片层面，进行功耗、散热和性能的协同优化，为逻辑折叠这样的激进架构提供落地土壤。

相比之下，三星没有操作系统，苹果没有封装制造，都缺了一条腿，更不用说其他厂家了。

华为甚至针对EDA工具缺失，单独开发了内部工具，用以进行3D架构设计，这种能力更是让其他玩家望尘莫及。

有些人说华为这也是在玩概念营销，咱们退一万步说，就算是概念营销吧，至少不比“等效3纳米”的概念更扯淡吧？

这次发布会还有个好消息，看华为的技术路线图，到2030年晶体管密度接近300个单位，每个单位是百万晶体管每平方毫米，2031年更是突破400个单位，那就是等效1.4纳米工艺。

那是不是说明国产EUV光刻机在2030年就要量产了呢？

有了EUV光刻机，有了自研支持3D架构的EDA，岂不是就轮到我们卡美国脖子了？

当然了，我们不会这么做，因为在需要卡脖子之前，早就已经把他卷没了。

可不光是手机芯片，AI芯片才是大头，届时Deepseek卷算法，华为卷算力，政府卷大基建，那画面不要太美。

知乎用户 发表

昨天有人问我比肩摩尔定律的韬定律是啥？

我第一反应就是啥玩意能够比肩摩尔定律，这不就是自媒体+沸腾体吗？

直到，我看了何庭波的演讲全文。

我将收回我的第一句话。

这个自媒体沸腾体的时代，众多不明真相的“爆了”，“重大突破”却掩盖了真正改变未来10年甚至20年集成电路发展的技术。

看完何庭波的演讲。

我认为，Logic Folding毫无疑问是逻辑设计领域的未来10年最有前景的技术。

比肩FinFET，超过GAA。

很巧妙，也很霸道。

为什么巧妙，为什么霸道，这个我们后面挨个解释。

第一个问题，logic folding是什么？

下图就是我们常规的芯片设计剖面图：

最下面是晶体管层，

中间是金属层（M1,-M10），用于布线连接晶体管。

最上面是bump层，用于和基板连接或者连接别的die；

集成电路几十年来一直就是这么设计的。

直到有一天，

聪明的你，想到了提升集成度方法。

把两个硅片，其中一个倒扣在原硅片上，两个通过bump互联。

我们得到了原始的logic folding。

这样好处立竿见影，在晶体管尺寸不变的情况下，晶体管的密度立马增加了一倍。

懂行的同学马上就会有另外一个问题。

那就是，这不就是逻辑电路（logic）的3D堆叠吗？

怎么就是韬定律？

怎么就比肩摩尔定律了？

如果到了这个层次，说明真是行家，起码是懂集成电路的。

简单的说，我觉得说是logic folding是逻辑电路的3D堆叠也算不上大错，本质上也是这个技术路线上的产物。

况且在何庭波的演讲中，她也提到了那些3D技术路线（HBM，VRAM）。

例如我们大家都知道在DRAM和FLASH中，都有了3D堆叠的技术。

这里面最成功的用于GPU/AI芯片的好伴侣——HBM。

如下图所示，HBM就是用了多个DRAM DIE的3D堆叠，中间通过TSV进行互联。

从这个意义上来说，Logic Folding是也是3D的。

只不过是将逻辑Die也做成了多层的堆叠？也就是logic die（逻辑芯粒）的3D堆叠。

这是很有突破性的，毕竟之前没有人将logic die也做了3D堆叠。

但是，真是这样吗？

我的看法是，logic folding 不是logic die folding。（逻辑芯粒的折叠）

虽然看起来差不多。

但是，这两个有着本质的区别。

为什么有本质的区别？

这个是TSMC的SoIC，可以看到，这个就是多个logic die的stack（堆叠）

而logic folding不是logic die的stack（逻辑芯粒堆叠）

而是logic circuit stack。（逻辑电路堆叠）。

我知道，这句话有点绕。

通俗的说，就是前者属于多个芯粒的堆叠，后者是多个逻辑单元/电路（logic unit/logic circuit）的堆叠，最后仍然属于同一个芯片（同一个SOC范围之内）。

这么说不直观，我们来说个直观的。

下图来自何庭波的演讲PPT

这个图画的特别好，其实很多人没有注意到。

上下两层晶体管之间是布线的金属层。（晶体管层+金属布线层就构成了传统的硅片，这个参考我们开头介绍的图）

两层硅片通过HB进行键合。

何庭波在演讲中提到，键合和top metal的pitch尺寸关系要<3。

top层metal布线pitch在700nm

而键合是HB pitch要<2um,实际做到的是1.5um。（也就是1：2）

在PPT中，在HIB和top metal层的pitch尺寸关系开始时1：3，最后趋近于1:1的情况。

HB和top metal层的pitch尺寸关系最后趋近于1:1；

键合层和顶层metal的尺寸一致，那这个代表是什么意思？

也就是说，上下两层top metal层实际上可以看做是一个统一互联层。

那么可以近似等效为，上下两个硅片，共享一个TOP层，如前面讲的M10。

在logic folding之后，有个统一的TOP层进行互联。

这个有什么好处，不就是互联吗？

这个互联有大用。

做过大型SOC的同学都知道。

我们做大型SOC时，采用的是down-top的思路。

什么down-top？

如果一个大型SOC中，有CPU，GPU，NPU，DSP，基带，DDR_if等等外设。

总是先分别把每个单元，单独harden。（第一步：ip harden）

然后再在顶层top层进行互联集成。（第二步：top connect）

在后端设计时（以10层metal为例），IP harden时，也就是第一步，只使用了M1-M7。

而第二步，top层的M8-M10是用于在TOP层的全局互联和电源。

这些通常用于时钟，总线，电源等等。

既然，全局的布线用的是M8-M10.

那么，通过HB 使得最上面的M10变成了一个统一的布线层。

就可以做电路模块之间的互联。

于是，在SOC设计时，聪明的你想到：

可以将CPU，NPU，DSP放下下面的硅片上。

而GPU，modem，DDR_IF放在上层的硅片上。

如下图所示：

由于，模块设计天然的高内聚，低耦合的特性。

最终，模块之间就是总线，时钟，电源的互联。

这些都可以放在M8，M9，M10上，巧了吗不是，传统的SOC也就是这么设计的。

由于M10是统一的布线层（通过HB连接）。

那么事实上，folding之后的SOC的设计就从平面布线，转到的三维布线。

（这些需要EDA工具支持，从这个角度看，华为不但搞定了制造厂，还有EDA工具也是自己要搞定的–不是一定是自己搞，但一定是自己搞定的。）。

这个其实就是我说的，很巧妙也很霸道的地方。

巧妙的是在SOC的芯片流程上，四两拨千金：

还是原有的流程，先把模块做好，block harden，再进行全局互联。

最大限度的复用了之前SOC设计的流程，

先把模块做好，只是在top connect这个阶段，引入了3D的操作。

霸道的是，通过HB的技术。

实现了等效于M10布线的密度。

在何庭波眼见的PPT里面，也有类似的表述，就是实现总线互联的SkyBridge，以及时钟互联的SkyClock。

总线，时钟，这本身就是Top Metal本身要做的工作。

只不过，原来的一层top metal，现在变成了2层top metal通过HB互联。

这个思想是深谙集成电路后端的设计规律的。

当下的技术水平，目前是M10的互联。

关键是，何庭波的演讲中提到，以后可以做到M5-M8的互联（当然包括M9），估计在下一代或者下下代实现。

如果实现了M5-M8的互联。

那么就会有更牛的效果。

也就是，同一个block不同寄存器（register）可以放在上下不同的硅片上（substrate）。

这样就能更进一步降低时延。

解决芯片越做越大，在平面上时序没有办法收敛的问题。（毕竟，谁也不能传输速率高于光速。）

上图中，如果是平面上，两个寄存器的距离决定了他们之间的延迟，也就是最高频率。

这个就是频率墙。（为什么不放近一点？答案是这个牵一发而动全身，近了这个寄存器，就有更多的寄存器要更远了。应为平面上，放置多少寄存器是有数的。）

而上图中，3D立体布线，就可以减少时延。

你可以想象一下。

十个人站一排，最远距离和十个人站两排的最远距离的不同？

这个图就能清楚解释，为什么用logic folding能够降低时延。

也能解释我刚才括号中啰嗦的解释，

为什么20个人站一行的情况下，没有办法压缩1和20号之间的距离，因为即使把这两个人放一起，就会把别的人放在了边上，最大距离不变。

到了这里，相信大家明白了都为什么是logic circuit folding而不是logic die folding。

本质上，logic folding就是通过更高密度的HB实现了类似于top metal布线的密度，从而达到了更多层硅片的互联。

所以：logic folding通过HB互联带来了，更高的密度，更低的延迟。

到这里，我们就可以理论上解读一下PPT上的内容：

传统的先进工艺主要通过缩小栅极长度和标准单元高度来提升 2D 平面的晶体管密度。

而 Logic Folding 的核心思路是三维逻辑电路堆叠：

双层逻辑架构： 将原本在单一硅平面上展开的逻辑电路网络“折叠”，并堆叠成上下两层的物理结构（Dual-layer framework）。

垂直互连缩短关键路径： 在传统 2D 布局中，相距较远的逻辑门之间需要依靠漫长的片上连线（Wire）。在双层架构中，数据可以通过中间金属层（Middle Metal Layer）进行垂直迁移。这种 Z 轴的直接贯通，大幅缩短了关键路径（Critical Path）的布线长度。

降低 RC 延迟墙： 随着制程缩小，互连线变细导致的电阻（R）和电容（C）急剧上升，RC 延迟已成为限制芯片性能的核心瓶颈。Logic Folding 通过物理缩短连线距离，有效降低了信号传输的电阻和电容负载。

到了这里，最后一个问题就简单了

为什么这个技术可以到1.4nm。

首先各位做过先进制程的同学都知道，业界说的1.4nm是等效1.4nm工艺节点。

也就是每平方晶体管密度达到百万晶体管每平方毫米（MTr/mm2）就达到了相应的节点。

以下是 TSMC、Intel 和 Samsung 在各大主要先进制程节点的等效逻辑密度估算：

所以，有了logic folding，就如同开了作弊器一样。

别人都是单平面的，而logic folding是2层，以后可能还有4层，8层。

这个晶体管密度直接就是翻倍的。

搞所谓的等效密度，就是手到擒来。

所以，从华为的资料上可以看到，如果叠两层，晶体管密度直接从155M Tr/mm2直接飙升到 238MTr/mm2 。

为什么不是翻倍，我怀疑把多重曝光去掉了，良率提升了，单层的逻辑密度也没那么高。

主要通过logic folding实现的。

后面的规划中，有4层，未来8层，总之可以值得期待。

最后一个问题。

这玩意靠谱吗？是忽悠吗？

如果看到这里还觉得是概念炒作，我也没有办法。

回答是，百分之一万靠谱，没有任何的忽悠成分。

为什么，因为根据芯片工业的规律，在何庭波演讲的时候，芯片已经开始了小批量量产。

应该很快（半年内），我们就能看到量产的logic folding芯片，装在下一代的pura或者mate手机上，成为每个人都能获得的世界上一个采购logic folding的产品。

在这个意义上，在DRAM和FLASH之后，logic也终于进入了3D的时代。

我觉得，logic folding这个思路，没有在晶体管尺寸这个维度上继续卷，而是在3D路径上撕开了一个缺口，这个思路比GAA要强不少。（当然，Finfet还是要更伟大的）

在我心目中技术进度程度（Finfet > logic Folding > GAA）

GAA不是开创性的，Finfet 和 logic Folding都是开创性的。

摩尔定律说，18个月晶体管密度提升一倍，时延降低一半。

在发明50年后，摩尔定律已经蹒跚老矣，增加只能拼等效密度，时延也到头了。

韬定律说，预计18个月（18个月是我说的，也可能长，也可能更短），logic folding的层数翻倍，晶体管密度提升一倍，时延还要降低。

（有人说韬定律怎么能成为定律，其实摩尔定律也只是一个集成电路发展的总结，并不是一个严格推理公式，大家半斤八两。如果后续，2层，4层，8层的logic folding成了，那么真正的定律了。）

在这个满屏“爆了”、“震撼”的自媒体时代，真正能改变未来十年格局的技术，往往被淹没在口水里。

但Logic Folding不一样——它不是概念，不是PPT，它是已经量产、即将装进你下一部手机里的现实。

何庭波的演讲给后摩尔时代指了一条明路：

既然平面卷不动了，那就把芯片“叠”起来。

从FinFET到GAA，业界在晶体管尺寸上挣扎了太久；

而Logic Folding跳出这个维度，用三维互联撕开了一道口子。

这不仅仅是逻辑的3D堆叠，这是逻辑设计范式的根本改变。

知乎用户 发表

我自己照着 Unified Bus 的公开 spec 撸了一个 clean-room 开源实现 + 一篇论文（OpenURMA），所以借这个问题聊点不太一样的角度。

我翻了一下这个问题下的回答，发现一个现象：绝大多数都在从”半导体制造”的角度评价韬定律——工艺、制程、逻辑折叠、等效 1.4nm……这些当然重要。但周一这个定律一出来，我的第一反应反而是：这其实是一件系统和架构层面的事，可惜很少有人从这个角度讲。 这也是我写这篇回答、以及动手做 OpenURMA 的初衷。

提升系统性能，从来不是只有 “把芯片做得更先进” 这一条路。恰恰相反，这些年绝大多数实打实的性能红利，是从系统层面的改进和架构层面的优化里挤出来的。韬定律（τ 定律）真正值得关注的地方，不在”又能等效几纳米”，而在它终于给”用系统级的时间优化换性能”这件事正了名。

韬定律不只是”制造”的事

“几何缩微”（把晶体管做小）这条路，大家都知道越来越难、越来越贵——Dennard scaling 早就失效，摩尔定律也在明显放缓。所以华为提”时间缩微”替代”几何缩微”，本质上是承认了一件业界其实已经做了很多年的事：

当你没法靠工艺再免费拿到性能，你就得靠架构。

过去十几年算力的大头增长，有多少是来自新工艺，有多少是来自架构？看看 GPU/NPU 的崛起、专用加速器、片上互连的演进就知道了——很多是后者。所谓”2031 年等效 1.4nm”，重点在”等效“两个字：不是真把工艺推到 1.4nm，而是用系统级的手段，让芯片在同样（甚至更落后）的工艺上跑出等效的性能。

换句话说，τ 定律是在说：性能的下一个数量级，要去系统和架构里找。 这恰恰是计算机系统研究者最该兴奋、也最有发言权的地方，而不该把舞台完全让给制造工艺。

那”系统级的时间优化”具体长什么样？光喊口号没意思。我挑一个我觉得最干净的例子——Unified Bus（统一总线，UB）。

Unified Bus：一个被严重低估的系统级例子

UB 是华为这两年在 Ascend 950 这类 NPU 上已经量产的互连架构，协议规范 2025 年就公开了。但有意思的是：

spec 都公开这么久了，学术界对它的讨论几乎为零。

我觉得这事不太对——一个可能改写数据中心互连范式的架构，不该只活在 PPT 和规范文档里。它的核心思想，恰恰是 τ 定律说的”时间缩微”在互连这一层的极佳范例：不靠任何新工艺，纯靠重新设计抽象，就能把延迟砍掉好几倍。

所以过去几天，我干脆把官方 spec 喂给 AI（Pine Copilot 接 Claude Code），vibe coding 出了一个 clean-room 开源实现 + 论文，叫 OpenURMA：用 .clnp 元件描述把 UB 的事务层和传输层综合成 FPGA（Alveo U50）上的 RTL，再用 cycle-accurate 的 SystemC 仿真 + gem5 全系统仿真做端到端评测。整条链路 spec PDF → RTL → gem5 → 论文，全程几天。

为了不自说自话，我同时实现了一个同样干净室的 RoCEv2 RC（也就是传统 RDMA），跑在同一套工具链、同一套仿真参数、同一套测试框架下，做严格的 apples-to-apples 对比。而且这个 RDMA 基线不是我瞎编的：它复现出来的 ConnectX-7 级 RDMA WRITE 延迟，落在公开文献报告的 1.5–1.8 μs 区间内、误差 ±5%。基线是诚实的，对比才有意义。

下面是几个最能说明”架构 > 工艺”的结果。

结果一：延迟——砍掉的是”抽象的税”，不是”门延迟”

最经典的操作：CPU 去远端取一条 64 字节 cache line。

也就是说，走 UB 的 load/store 路径，比传统 RDMA 快 4.47 倍；而且整套实现只占一块 U50 FPGA 约 14% 的 LUT，能收敛到 322 MHz。

为什么差这么多？拆开关键路径就懂了：传统 RDMA 网卡挂在 PCIe 后面，一次远程访问的关键路径上要走五趟 PCIe——敲门铃（doorbell）、DMA 取工作请求、目标侧 DMA 读主存、初始侧 DMA 写回数据、DMA 写 CQE——光这五趟就 ~1650 ns。UB 把控制器直接放上片上总线，CPU 一条 ld/st 指令本身就是 verb，那五趟 PCIe 不是”变快了”，是直接消失了，只剩一次 ~30 ns 的片上总线穿越。

请注意：这 4 倍延迟，没有动任何一纳米工艺，纯粹是架构层面把”NIC 是 PCIe 外设”这个前提给拆了。 这就是”时间缩微”最朴素的样子。

结果二：连接状态——O(N+M) 而不是 O(N·M)

光延迟低不够，还得撑得住规模。传统 RDMA 每张网卡要维护的连接状态是 O(N·M)（N 个本地应用 × M 个远端主机），全互联场景下平方级爆炸。UB 把”每应用的端点状态（Jetty）”和”每主机的传输状态（TP Channel）”拆开，变成 O(N+M) 的加法关系。

差距随规模迅速拉开：

到 (1024, 1024) 这个点，UB 只要 110 KB（轻松放进片上 SRAM），RoCE 要 537 MB（只能溢出到主存，每次访问再多付一次 PCIe）。省了 4855 倍的状态。

这又是一次”靠架构、不靠工艺”的胜利：你不是靠把存储单元做小赢的，你是靠把连接抽象重新设计、把状态的税干掉赢的。

结果三：按需的一致性 + 真实系统验证

论文里还有第三条主线常被忽略：分级的 ordering 语义。UB 提供完整的 §7.3 排序面（四种服务模式 × 三种执行序 × Fence × 两种完成序），应用可以只为自己真正需要的那点一致性付钱——不需要强序的操作不用陪着排队。传统 RDMA RC 是”全局强序、没得选”，于是吞吐被每 QP 的序号串行化卡住。结果就是 UB 的 WR 吞吐高 2.80×。

而且这些不是只在一个理想化模型里跑的：我还用 gem5 全系统仿真，让两颗 ARM CPU 真的启动 Linux、加载驱动、跑真实用户态二进制，去打这套 SystemC 网卡——把”真实 CPU + 真实驱动在回路里”的软件开销也算进来了。三层保真度（RTL 面积/时序、SystemC cycle-accurate 端到端、gem5 全系统），每一层都配了一个对应的 RoCEv2 基线。

回到怎么评价韬定律

1. 别把它窄化成”制造的事”。 韬定律真正的潜台词是——当工艺红利见顶，性能要靠系统和架构来续。这是给系统研究者的一封邀请函，不是制造部门的内部备忘录。
2. 更多的系统性能提升，本来就来自系统层面和架构层面的优化，而不是只靠把芯片做得更先进。 UB 这个例子里，4 倍延迟、4855 倍状态、2.8 倍吞吐，没有一项依赖新工艺，全是架构重构的结果。这才是 “时间缩微” 最该被看见的形态。
3. 少看点发布会通稿，多看点能跑、能复现、能被人挑刺的东西。 τ 定律值不值这个名字，不该由发布会定，应该让社区把它拆开、复现、吵明白。

至少在我把这个开源实现做完之后，我是真信 UB 在互连这一层，是”用系统级时间优化换性能”的一个漂亮范例。

一点关于 “AI 做研究” 的题外话

一个月前我还顺手做了个 OpenClickNP——OpenURMA 就搭在它上面。它是我十年前在微软研究院做的 ClickNP（SIGCOMM 2016）的开源实现。当年那篇论文一直没开源。

但反过来看，这件事本身也挺说明问题：这波 AI 把 “复现一篇老论文 + 从规范做一套全新系统 + 写出论文” 的成本，实打实打下来了一个数量级。 把一份协议规范喂进去，Pine Copilot 接 Claude Code，几天之内出 RTL、出仿真、出可复现的数字——这在一年前是不可想象的。某种意义上，这也是另一种 “系统级的时间优化”：把做研究本身的延迟也砍了下来。

代码和论文都开源了，欢迎来 argue

• Paper：https://arxiv.org/pdf/2605.28717
• Code：https://github.com/bojieli/OpenURMA

知乎用户 发表

怎么这么多nc评论？

论文预览版已经出来了，看一下这么难？让ai帮你看一下也行啊，，，

不看论文的话，还有三个月，新芯片就上市了，现在发这些nc言论是何意味？为了让别人给你搞合订本吗？

突破点还是在华为老本行—通信，，，

不是两个芯片放一起，那样没屁用，也不会提升密度，，，

突破点之一在于逻辑通路的立体化，大幅度降低了芯片内部的传输距离和通信时间，而2d芯片是做不到的，，，

更重要的是，这条技术路线每代成本降低30%，而台积电的路线，n3以下每代芯片成本至少翻倍

更新：从评论区找了几个代表性的质疑，说一下我个人的回答：

1.这玩意是不是和早就有的3D折叠一样？

不一样，B站很多视频已经讲了，可以去看。简单来说，如果非要说一样的话，那么认为它是广义3D折叠的一个分支也行，毕竟确实立体化了，除此之外就没啥一样的了。毕竟鸡也是恐龙的分支。

2.这玩意也敢叫“定律”？

答案很简单，这不是纯物理定律，是需要人去实现的技术路线，如果摩尔定律叫定律没啥问题，这也没问题，这两个概念本来就是对标的。

不投入人力物力去实现，定律就不成立；实现了，就成立。

3.是不是和英特尔的3D封装、AMD的V-Cache一样？这也能吹？

这个问题一说了，技术路线不一样。现在从另一个角度说一下。

华为现有的技术路线还和台积电一样呢，为啥你不认为华为造芯片能力和台积电一样？

这个道理简单的我都不想说：技术路线一样，技术不一样，效果就不一样，更何况连技术路线都不一样的呢。

说白了，技术路线不一样，能力不一样，造出来的东西不一样，把他们强行分到一个大类，然后说他们相等，正常人的逻辑应该没这么差吧？

如果你认为华为他们一样，你就让他们也能用7nm今年就实现等效3nm，承诺几年间实现等效1.4nm，我就信他们是同一个东西，华为就是抄袭之后炒作。

4.就一点，敢不敢测试

额，如果你没有其他意思，我的回答是：我也在等，还有三个多月实物就上市了，保底千万级别的出货量，想藏都藏不了。

5.我在等盘古大模型开源，我在等5g

答案是，不用等，前者现在就可以用，开源的事我也管不了。后者，我每天都在用，你如果还在用4g手机的话，那么你也可以换个5g手机体验一下，千元机就有5g功能

6.所以又赢了？又要吊打高通下一代旗舰芯片了？

我的回答是，这只是华为公布了自己的一条技术路线，是一个事实，和赢不赢没关系，不要赢学入脑，看到啥都想到赢，你是懂王吗？

我不知道能不能赢高通下一代旗舰芯片，华为早就只和自己比了，而且基本只说最终体验，也不会单独比较芯片的性能。何庭波说的新技术芯片的提升也是相对于麒麟芯片自己说的。

为什么要说“又”？注意点你获取信息的圈子吧

7.就算实现了，也只是等效

我的回答是：就算没实现，也是等效，芯片搞到现在早就是等效了，全行业都在用，，，

最重要的是，华为没有死等光刻机，没有选择跟随

知乎用户 发表

τ 定律不就是 3DIC-STCO 吗？友商也可以做，为什么说它不一样？

如果只把 τ 定律理解成 3DIC、先进封装、STCO（系统工艺联合设计），或者把几颗 Die 摞在一起，那就把这个事情看窄了。3D 集成也好，Chiplet 也好，HBM 也好，光互联也好，系统级协同优化也好，这些东西全球头部公司都在做。Hybrid Bonding、TSV、3D stacking、NoC、光互联都不是新东西，那没错。底层积木很多都不是新发明。

高手都不傻，不存在只有一家企业看见未来，大家都知道这里有收益。STCO也不是海思自己提出来的。说大白话，芯片行业，也就是深圳，上海，台湾，韩国，日本这几个地方，都在东风射程覆盖之内。真正关键的问题不是这个技术以前有没有，而是你有没有能力把它们都改了，联合优化？

τ 定律，之所以是只有海思能做，是因为只有海思才可以把一堆过去分散在不同部门、不同公司、不同供应商、不同接口标准里的优化目标，重新拧成了一条线：所有层级都围绕“时间”来算账。

因为在大多数公司里，芯片设计是一场漫长的拼图游戏。CPU core 是一个 IP，NPU 是一个 IP，DDR controller 是一个 IP，PCIe 是一个 IP，SerDes 是一个 IP，NoC 是一个 IP，安全岛是一个 IP，缓存一致性协议有自己的边界，软件栈有自己的边界，封装厂也有自己的边界。大家都很专业，也都很成熟，但每个模块都有自己的交付合同、验证边界和可靠性假设。

你当然可以把这些模块摆得更近一点，连得更密一点，封得更漂亮一点，但你很难要求它们为了一个全局 τ 目标，把自己的内部逻辑、状态机、容错策略、内存顺序、错误恢复、冗余路径和软件接口一起重写。

华为海思过去几年，很多能力是被逼出来的：软件栈要自己做，指令集要自己定义，关键 IP 要自己掌握，SoC 集成要自己扛，互联协议要自己推，先进封装、3D 集成、光互联、系统 fabric、AI 芯片、CPU、NPU、内存子系统也都要自己打通。这个过程当然很苦，但苦到最后，会形成一种很特殊的技能点：全栈的联合调优能力。

韬定理，名义上是提出来一个全局时间的优化目标。

你不能说，“大家一起优化吧，干巴爹！”

而是，何庭波有这个能力命令各个层次的牛马们：

To架垢师A：这个核能不能为了 3D Logic Folding容错改一下？

To架垢师B：你这个 NoC 能不能支持坏链路绕行？

To架垢师C：你这个驱动能不能知道某个区域通信代价更高？你这个调度器能不能避开退化路径？

To架垢师D：你这个指令集能不能把内存语义表达得更清楚？做到3D-Native

To架垢师E：你这个Bios固件能不能上电以后把Parital Good，坏 TSV、坏 link、坏 bank 标出来？

这些问题，只有在全栈足够可控的时候，才问得下去。否则真的就是瞎扯了。

如果你能控制 NoC、内存系统、固件、驱动和调度器，打法就完全不一样了。上电测试发现某条跨层 link 不稳定，硬件可以标记它；NoC 可以自动绕路；固件可以记录拓扑状态；驱动可以把这块区域报告给 runtime；调度器可以少把关键任务放过去；系统软件可以把它看成一个“性能降级但仍然可用”的资源，而不是一个“坏了就死”的故障点。

如果某创业公司，也想搞3DIC。那么他愿意投入这么多钱把全部的IP都搞一波吗？比如你从赛灵思外购 SRAM IP。传统情况下，它交付给你的是一个黑盒：接口固定，时序固定，修复机制固定，能跑多少频率就是多少频率。

但如果 SRAM 被放进 LogicFolding 的关键路径里，事情就没那么简单了。某些 bit-line、word-line 因为 3D 折叠变短，访问频率可以提高；某些 bank 因为热环境不同，需要更细的监控；某些跨层路径因为 bonding variation，需要额外 margin；某些故障不能简单报 fatal，而要通过 redundancy 和 firmware 修复。这个时候，你希望 SRAM 不是一个“我交付了，你别碰我内部”的黑盒，而是整个 τ 优化链条里可以被协同调整的一环。

你要它为了你的 3D 可靠性和全局时间目标去改内部逻辑、改错误恢复、改冗余结构、改上报语义，基本上就等于让它把黑盒打开，重新参与你的系统架构。这个难度，不是技术上完全不可能，而是在商业协作、验证责任、交付节奏上非常不现实。

所以，友商当然可以做 3DIC，都有自己的全栈能力，英伟达有 GPU、互联、软件和系统；苹果有 SoC、系统和终端；AMD 有 chiplet 和封装；台积电有工艺和封装平台；英特尔也有工艺、封装和体系结构积累。可以做先进封装，可以做 chiplet，可以把 CPU、cache、HBM、I/O die 放在一起。但很多时候，这仍然是“把盒子叠起来”。

而华为海思的 τ 定律想做的，是“为了盒子叠起来以后还能可靠、高效、可降级地工作，把盒子里面也一起改”。它被迫把太多原本可以外包、采购、妥协的东西收回到了自己手里，于是反而拥有了一个罕见的全栈调整空间。

**这空间不是免费的，是被打出来的。**这里面确实需要一点“中央集权”和”四渡赤水“风格的技术主导。

知乎用户 发表

看起来，这是将“特定的芯片技术发展路线图”擅自命名为“定律”，相关新闻稿前后都应该打上黑框警告：商业广告。

相关预印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1]是一篇观点/展望文章，而不是研究论文。文章作者是华为公司董事、半导体业务部总裁何庭波。该文章在 2026 年 IEEE 国际电路与系统研讨会**（**IEEE ISCAS 2026）上进行了呈现。

文中给出两个等式：

τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system})

τn+1=τn/ατ_{n+1} = τ_n / α

对于第一个等式，函数 f 未定义，未说明四个参数用什么方法算出时间常数，这是个概念框架[2]。

对于第二个等式，文章称这是“一个有用的代际规则”，缩放因子 α 是特定于应用场景的，对功耗受限的移动设备[3]来说约 1.3 倍每年、对安全关键自动驾驶系统来说约 1.5 倍每年、对吞吐量可直接转化为经济价值的人工智能工作负载来说至多约 10 倍每年，称这些数字是从“迄今为止的生产经验”得出的，没有给出相应证据。

看起来，现存媒体和这里的大多数回答都没说出“韬定律”到底是什么。我可以从这两个等式出发将其自然语言化为：

• 在对延迟敏感的应用场景里，用某种方法算出的芯片系统延迟在技术进步下减半所需的时间取决于应用容忍度和经济价值，对于移动设备约 2.7 年，对于自动驾驶约 1.7 年，对于高价值人工智能工作负载约 3.6 个月。

摩尔定律的“每 18 到 24 个月翻倍”是从观测现象事后归纳的，“韬定律”若有观测现象支持，应当列出。

文中的核心技术主张是“逻辑折叠/LogicFolding”：

• 将数字电路、模拟电路、存储电路分布在垂直堆叠的有源层中，通过超细间距混合键合（hybrid bonding）连接各层，缩短关键路径的连线长度，从而降低电阻-电容延迟、提高时钟频率。

这就是“将本来平铺的电路竖起来放，缩短连线距离”。英特尔、台积电、AMD 等已经在量产产品中使用类似思路，例如英特尔的 Foveros 3D 封装、AMD 的 V-Cache. 华为似乎是在难以获得先进制程的情况下试图用难度更高的堆叠提高性能——将堆叠前置到逻辑层的工程难度比同行的技术高得多。这可能会在同样的等效晶体管密度下带来更高的功耗、更困难的散热、更长的设计周期、更低的良率——当然，这些问题都不是无法解决的，至少，文中描述的麒麟 2026 的性能并不差：最大主频 3.1 吉赫兹，晶体管密度 238 百万个每平方毫米、相当于号称“3 纳米”的水平，能效比上一代产品[4]提升 41%，静态随机存取存储器频率比上一代产品提升 40% 以上。目前不知道这在用户手中会不会需要额外散热来兑现。

文中还提到了统一总线（Unified Bus）与 Hi-ONE（光互连引擎）。这是将光互连推向“近封装”级别、用跨层设计换取功耗优化，是合理的工程方向。

文章第 4.3 节称，在 2.5D 芯片中，计算能力正比于面积，但是内存带宽、互连、供电受限于芯片周长，是线性增长的，这里的瓶颈与制程节点无关。解决方案是 3D Folding，将供电（背侧供电、集成 电压调节器）、高速内存（混合键合到逻辑）、光 I/O（Hi-ONE）从芯片边缘迁移到“垂直表面”，让这些资源也变成正比于面积，与计算能力匹配。这是正确的，是已知的封装物理学。

文章作者承认，工具链（电子设计自动化/EDA 不支持 3D 原生设计）、晶圆间工艺偏差、垂直互连开销、能效问题等都是“未解决的问题”，文章还自称是一份邀请。

按照新闻内容，2026 年秋季，我们就能在华为 Mate 90 系列手机上看到麒麟 2026 芯片，届时，能效比、发热控制等指标可以被第三方检验，我不认为这会出现明显货不对板、引来全网嘲讽的状况。

关于新闻稿里这句“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，所谓 1.4 纳米制程本就已经纯属营销话术，系统里没有任何部件的实际尺寸或间距是 1.4 纳米，所以对标这些玩意的话术几乎是任意的。

总之，如果不用这种哗众取宠的方式进行宣发，那么“逻辑折叠”没什么奇特之处，也不是假的。问题归结于华为的宣传部门在搞什么鬼。

参考

1. ^ChinaXiv:202605.00224
2. ^参数 τ_transistor 是晶体管的本征开关延迟，τ_circuit 是信号路径的电阻电容传播延迟，τ_chip 是计算和内存访问延迟，τ_system 是端到端的消息和同步时间，没有给出如何从物理参数（例如线长、电阻率、电容、门延迟）计算出 τ 的具体公式。时间常数 τ 是一个跨学科的概念，在不同领域有不同算法，典型定义是，对于一个按指数规律变化的物理量，其变化量达到总变化量的 (1 - 1/e) 或衰减到初始值的 1/e 所需的时间。
3. ^例如智能手机
4. ^麒麟 9030 Pro，下同

知乎用户 发表

过去六十年，半导体行业有一个非常霸道的潜规则：衡量先进与否的唯一硬通货，是工艺节点的数字。 3nm 比 5nm 先进，2nm 比 3nm 先进。客户问你芯片好不好，第一句话不是问性能，是问“几纳米的”。这套规则的好处是简单粗暴——一个数字就能横向对比所有人。坏处是，这把尺子是别人定的，而且它本身已经快用到头了。

为什么说尺子是别人定的？因为定义“3nm 到底是不是真的 3nm”的话语权，掌握在台积电、三星、英特尔以及背后的 IMEC 路线图手里。所谓的节点数字，从 28nm 以后就已经不再对应任何真实的物理尺寸，它本质上是一个营销标签 + 行业共识。共识由谁主导，谁就拿到了定价权和路线图制定权。

华为表示，我不再陪你们在这把尺子上较劲。直接把评价维度从“空间”拉到了“时间”。

传统的半导体演进，是死磕物理尺寸 LL：LL 越小，晶体管越多，速度越快。这是登纳德缩放定律的核心。但到了 7nm 以下，漏电、量子隧穿让继续缩小 LL 的边际成本高到离谱。

韬定律换了一个目标函数：不再死磕空间的 LL**，而是去优化时间的** τ\tau**。**

τ=R⋅C\tau = R \cdot C（时间常数）。这一步换得非常巧妙，因为它打开了整个系统的优化空间：

• τ\tau 由电阻 RR 和电容 CC 共同决定；
• RR 和 CC 的优化空间，不只在晶体管本身，还在互连、布线、堆叠方式、架构、总线协议……一路向上贯穿到系统层；
• 也就是说，只要最终的 τ\tau 在下降，性能就在提升，至于你用的是不是最先进的光刻机，不重要了。

所谓“逻辑折叠”（LogicFolding），通俗讲就是把原本平铺在二维平面上的电路，按逻辑关系折叠起来，让关键信号路径走最短的线。走线短了，RR 和 CC 都下来了，τ\tau 自然就下来了。

这套思路的精髓在于：它把“先进”这件事从一个单点指标，重新定义成了一个全栈系统工程。器件、电路、芯片、系统四个层级，哪一层挤一点，最后端到端的延迟就少一点。光刻机被卡住的部分，可以用架构和软件补回来。

讲到这里，才到我真正想聊的地方。

业内人都知道，一个技术路线能不能立住，从来不是技术本身决定的，而是它有没有一套能自圆其说的评估体系。摩尔定律之所以成为定律，不是因为它预测准，而是因为整个产业链——EDA 工具、IP 授权、晶圆代工报价、客户验收标准、资本市场估值模型——全都围绕“晶体管数量每两年翻一倍”这一条建起来了。它是一个自洽闭环。

中国过去几年最难受的不是造不出芯片，而是造出来的芯片没法在原有的评估体系里拿到“先进”的标签。你说我这颗芯片实际跑 AI 训练效率不输 H100，对方一句“你这是几纳米的”，整个对话就结束了。

韬定律真正在做的事，是给中国半导体产业搭一个属于自己的、可被验证的评估坐标系。

• 你用 τ\tau 来衡量，那“等效 1.4nm”就是一个可以拆解、可以测量、可以同行评议的指标；
• 麒麟今年秋天就要落地，381 款已量产的芯片作为先行案例，这个体系不是 PPT，是有数据点的；
• IEEE ISCAS 这个场合也选得很有意思——不是发布会，是国际学术研讨会。等于直接把这套体系递交给全球同行做学术意义上的“评议”。

这一步走出去之后，国内的客户、资本、上下游就有了一个新的对话语言。“我这颗是基于 τ 路径的等效 X nm”，比“我这颗是 N+2”要好讲得多，也更经得起拷问。

这套“评价体系重构”的战略构想确实高明，它为中国半导体产业搭建了一个难得的、自洽的评估坐标系。但构想越是宏大，我们越要冷静地问一句：它的脆弱之处在哪里？ 或者说，从“华为的定律”到“行业的定律”，中间横亘着哪些现实沟壑？

第一，等效不等于等同。所谓“2031 年达到 1.4nm 同等晶体管密度”，是在系统层级的等效，单看晶圆上的物理密度，差距可能依然存在。这对手机 SoC 这种功耗敏感、面积寸土寸金的场景，意味着你可能要用更大的 die、更复杂的封装去换性能。成本能不能压下来，是个巨大的问号。

第二，逻辑折叠的本质是“用设计复杂度换工艺差距”。这条路对设计能力、EDA 工具、软硬协同的要求极高。华为自己能玩得转，是因为它有海思、有方舟编译器、有鸿蒙、有昇腾全栈。换一家中小 Fabless，未必玩得起。 也就是说，这套定律在华为手里是定律，在别人手里可能只是参考。

第三，定律的生命力来自生态。摩尔定律牛在它绑架了全球产业链。韬定律目前还只是华为一家在喊，IEEE 的演讲只是开始。要让 EDA 厂商、IP 提供商、代工厂、客户都按这套语言重新对齐，至少需要五年以上的产业说服周期。 麒麟秋季那一颗芯片的实际表现，会是第一个关键验证点。

五、写在最后

看过太多“对标摩尔定律”的口号最后无声无息。韬定律会不会成为另一个口号，现在下结论太早。

但有一件事我比较确定。

我个人持谨慎乐观。

这种乐观，不是因为它已经成功了，而是因为它代表着一种可能：当你在别人制定的游戏规则里注定落后时，最聪明的做法不是去哀求那把尺子量得松一点，而是转过身去，论证并建立起另一把同样甚至更有效的尺子。

这是评估权的争夺，是话语权的迁移，也是被制裁六年之后，能想出来的、相当冷静也相当硬气的一手。从这个意义上说，无论韬定律最终能否成为“行业定律”，它都已经是“被逼出来的创新”开始走出自己路径的一个标志性瞬间。

知乎用户 发表

三进制计算机沸腾了一个周，东西呢？

知乎用户 发表

绝大多数人不适合看人民日报发表的《华为正式发表半导体领域新定律》这篇文章。人民日报是舆论顶层导向官媒，并非学术期刊与技术刊物。它的文章从来不做底层技术拆解，不讲公式原理，不客观剖析技术利弊。通篇只站在国家战略上传递态度和确立方向。有时候好像你是受众，但是实际上塔是讲给另一群人听的。

我就举个不恰当的例子：委内瑞拉的总统马杜罗被抓走之后，代总统罗德里格斯上台后，一边对外强硬喊话，要求美方立刻释放马杜罗；一边私下主动释放善意，寻求和美国谈判合作。实际上强硬表态，是讲给自己国民听的；合作示好，是讲给美国听的。

从本心来讲，她并不希望马杜罗回归掌权。但她必须公开发声营救，这是政治立身的底线。一旦沉默，国内民众会认定她依附美国、背叛国家，执政根基会瞬间崩塌。所以这番硬话，并非自愿，而是身不由己的政治表态。可国家现实处境摆在眼前，经济命脉、外部发展全都受制于美国。为了国家存续、稳住发展局面，又不得不低头沟通、寻求合作。

那么回到人民日报发表这篇文章那是说给谁听的呢。从时间线上我们可以梳理一下：

5月14和15日特朗普访华，中美虽然没有签正式条约/协议，但出了一揽子共识+机制+经贸安排，可以理解为“准协议”。耐人寻味的是在这份准协议里面，双方在经贸上同意互降关税、扩大农产品/航空贸易。但是在科技和芯片领域上只字不提EUV、先进制程，这就意味着美国没有解除芯片制裁。

我们在黄仁勋5月20日在CNBC专访的内容可以得到进一步验证。黄仁勋接受采访时候说“不要对我们重返中国市场抱任何期望。”而且明确了短期、中期，美国都不会放开顶级AI芯片对华出口。还说了一句：中国市场需求很大，我们已经撤离，基本上把那块市场拱手让给了他们（中国企业）。

然后今天5月25日，人民日报发表了《华为正式发表半导体领域新定律》，表明了我们态度，我们在科技技术方面至少是锁不死，很多人认为华为韬定律这类突破，不过是旧技术换包装、旧瓶子装新酒，始终盯着制程纳米、硬件参数做片面评判。但是单纯沉浸在表面的数据指标、硬件参数之中，眼界就太过浅薄片面了。

真正的技术革新，从来不是单纯堆砌参数、缩小芯片尺寸。底层逻辑重构、技术路径换道、架构思维颠覆，才是真正的降维突破。西方一直死守摩尔定律的物理极限，在微小制程里不断内卷；而我们跳出固有框架，重构技术发展逻辑。看似沿用成熟工艺，实则是重构底层技术范式，这早已不是同一维度的竞争。

有人又说每次都赢麻，我都麻了。我们也想躺平但不就是实力不允许吗？看这次特朗普来访问你以为是请客吃饭啊，在访问成行之前内部一系列沟通就已经形成初步共识了，才有中美访问，不可能说来了在谈。中美两国已经意识到谁也打不倒谁，芯片封锁和关税战这么惨烈的手段都已经用上了，历史上就没有见过两个国家这么肉搏的，然后互相缠斗了几任总统发现无法打败对手，那只能承认对手存在，然后战术上允许贸易流动，战略上竞争，管控分析，在这次经贸达成协议就可以窥见一斑。

知道这些背景后，我们来读一下这篇文章就通畅的多了，不用纠结技术。技术是为战略服务的。不是拼刺刀。

韬定律不是弯道超车，是直接换赛道，把美国用光刻机卡脖子的路给废掉了。

先看清：现在中美芯片怎么卡脖子

- 美国打法

攥死EUV光刻机，只许台积电、三星做3nm/2nm先进制程；用管制把中国锁在7nm/14nm成熟制程，逼你永远追不上、永远被卡脖子。

- 中国困境

先进制程造不了、高端芯片被限制；但成熟制程产能大、成本低、产业链完整，就差一条“不用缩纳米也能变强”的路。

- 摩尔定律现状

快走到物理+成本尽头：再缩尺寸漏电、成本爆炸，美国自己也快玩不动。

那韬定律怎么破局，核心逻辑：不卷尺寸，卷时间。

- 摩尔（美方路线）：把晶体管越做越小→塞更多→性能涨。

- 韬（中方路线）：不硬缩纳米，靠逻辑折叠、立体堆叠、少绕路，压缩信号时间τ→性能涨、功耗降。

美国比“谁更小”，中国比“谁更快”。

以前想做高端芯片→必须先进制程→必须买EUV→被卡死。现在成熟制程+逻辑折叠=等效高端性能。华为说2031年能做到等效1.4nm密度，全程不用EUV。这就等于绕开光刻机封锁，中芯国际这类国产厂就能造顶级芯片，美国管制直接“失效”。

所以未来全球两条主线并行- 美方：死磕先进制程，成本高、产能集中、管制重。中国韬定律+成熟制程+系统创新，成本低、供应链安全、生态灵活。从整个国家战略就可以知道这一布局已经很久了，从deepseek跑在华为上，到今天提出的定律。我相信后面还会有更多成果。我们面对竞争有的是办法，而不是只会升复仇血旗。

总结起来就是美国想用光刻机锁死中国先进制程，华为直接换赛道：不靠更小，靠更快。韬定律=中国在后摩尔时代的破局定律，也是半导体规则从西方垄断走向中西并行的起点。

知乎用户 发表

唉，我很早就看到了这个新闻，但是还是对华为的影响力过于低估了，错过了啊！

我认为还是因为上知乎太多，天天和华黑，极端米粉接触，影响到自己的判断了。

华为海思对中国半导体产业的价值和影响力远远远超过麒麟芯片本身。

什么叫影响力，这就叫做影响力，什么时候小米某个部门负责人也能够介绍一个新技术让一个行业的股票大涨或者大跌，我就承认小米和华为是同一个影响力的企业。

知乎用户 发表

这一次的弯道超车了，上一次还是光刻厂，再一次佩服华为的脑洞

知乎用户 发表

外国人由英特尔联合创始人戈登·摩尔（Gordon Moore）在1965年提出的一个经验性观察，就立马自己名字冠名 摩尔定律。

外国人习惯造神

中国人还是太腼腆了..这边命名就直指本质 时间（τ） …

神随心造物，人才喜欢造神

知乎用户 发表

我不是不相信华为真的

但是从那个mate60开始甚至更早吧，隔一段时间就一个新概念，反正名字都挺高大上绕口的

完了抖音评论区就开始团建顺便嘲讽一波小米，这里面有些现在都没下文了

总之保持独立思考，给真相以时间

知乎用户 发表

中译中，使用了全新的堆叠思路

把芯片的设计思路命名为新定律是否有些太逆天了

知乎用户 发表

查了一下

评论区一些在玄戒发布时期已经露头的芯片设计专家

竟然在这个问题下说自己看不懂

知乎用户 发表

为什么非让自己变成小丑🤡呢

华为是个有技术，有底蕴的公司，宣传自己的新技术，一个技术或者工艺的优化，挺好的事情。为什么非要夸张用“定律”这个词，拔高到不属于自己的高度，像个joker

知乎用户 发表

今天华为这个「韬定律」，我第一眼看到的时候，鼻子里其实哼了一声。

不是因为它不重要。

而是因为半导体行业里，凡是带「定律」两个字的东西，都很容易让人警惕。

摩尔定律已经够神了，黄仁勋后来又搞了个黄氏定律，现在华为又来了个韬定律，听起来像什么科技公司年会上的三件套，战略、愿景、定律。

但我仔细看完之后，感觉稍微复杂一点。

这东西不能简单说成营销话术，也不能立刻吹成中国半导体改写世界规则。

它更像是华为在一个非常艰难的位置上，给自己，也给中国半导体产业，重新画了一条路线。

不是继续死磕一个问题，我怎么追上最先进制程。

而是换一个问题，我能不能在制程追赶受限的情况下，用系统工程，把芯片的实际表现继续往前推。

这才是韬定律真正有意思的地方。

华为官方稿里讲得很清楚，韬定律的核心是用「时间缩微」替代过去的「几何缩微」。

大白话讲，过去半导体行业最熟悉的增长方式，是把晶体管做得越来越小。

从 14nm 到 7nm，到 5nm，到 3nm，到 2nm，大家盯着那个数字往下卷，数字越小，晶体管越密，性能越高，功耗越好，成本理论上也能摊下来。

这就是摩尔定律那条路。

但问题是，这条路现在越来越贵，也越来越难。

先进 EUV 光刻机、材料、良率、封装、电源、散热、互连，每一个环节都不是单点突破能解决的，越往后走，越像在一堵墙前面拿牙签挖隧道。

所以华为这次说，别只盯着几何尺寸了。

我们盯时间。

信号从这里跑到那里，要多久，数据在芯片里绕一圈，要多久，计算节点之间通信，要多久，软件、架构、芯片、系统能不能一起配合，把这些等待时间压下去。

这就是 τ，时间常数。

说得再土一点，过去大家是在问，房子里的每一块砖能不能更小。

华为现在是在问，住在这个房子里的人，能不能少走弯路。

这个视角挺重要。

因为很多时候，芯片慢，不是某一个晶体管不够快，而是数据在路上耗死了，你把计算单元堆得再猛，数据送不过去，指令排不好，内存访问乱成一锅粥，最后还是堵。

这就像一个公司招了一堆很强的人，但流程烂，会议多，审批慢，最后大家都在等消息。

人很强，系统很慢。

半导体也是这样。

所以韬定律不是说，我绕过物理规律了。

它更像是在说，既然几何缩微越来越难，那就把器件、电路、芯片、软件、系统全部拉进来，一起减少无效等待，一起压缩信号传播的时间。

这话听起来没那么性感。

但很工程。

我反而觉得，这里面有一种很华为的味道。

不是那种突然发明一个仙术，明天打穿台积电。

而是，我知道我被卡在哪里，我也知道短期内拿不到所有牌，那我就把手里每一张牌打到极限。

这里面最关键的词，是逻辑折叠。

华为说，逻辑折叠可以突破传统平面布局的边界，缩短关键路径的走线长度，降低信号传播的电阻和电容负载。

听着有点绕。

你可以想象一张城市地图。

过去芯片上的电路像摊在一张大平面上，A 点到 B 点要横穿几个街区，现在你把城市重新折叠一下，把原本离得很远但经常互相通信的地方放近。

路短了，延迟自然就低。

这不是魔法。

这是空间组织方式的改变。

当然，说到这里必须踩一脚刹车。

韬定律现在最容易被误读的地方，就是那个 2031 年达到 1.4nm 制程同等晶体管密度。

很多标题一出来，就变成了华为要在 2031 年造出 1.4nm 芯片。

这就有点危险了。

同等晶体管密度，不等于同等制程。

密度，不等于完整的 PPA，不等于性能、功耗、面积全部等价，也不等于量产良率、成本、生态全都追平。

一个芯片能不能用，不只看晶体管塞了多少。

它还要看频率能不能上去，功耗压不压得住，热能不能带走，良率够不够，成本能不能接受，软件栈能不能吃满，供应链能不能稳定。

半导体这个行业最讨厌的地方就在这里。

它从来不奖励单点英雄主义。

你在某一个指标上打出漂亮数字，不代表整套系统已经赢了。

所以我对韬定律的评价，大概是四个字。

方向对，但别神化。

方向对在哪里？

它承认了一个事实，半导体竞争已经不是单纯的制程战争了。

先进制程当然还重要，极其重要，但它不是唯一答案。

苹果为什么能把芯片做得强，不只是因为台积电工艺好，还有它从 iOS、编译器、芯片架构、内存管理、整机设计一路打通。

英伟达为什么能在 AI 时代这么猛，也不只是因为 GPU 本身强，还有 CUDA、NVLink、网络、集群、软件生态、开发者心智。

现在华为讲韬定律，真正想争的不是一个物理学名词。

它想争的是产业叙事权。

过去全球半导体的主叙事是，谁掌握最先进制程，谁就站在山顶。

现在华为说，山顶不止一座。

你可以沿着几何缩微往上爬，我也可以沿着时间缩微，系统协同，逻辑折叠，架构优化往上走。

这个叙事很有价值。

尤其对中国半导体来说，它至少提供了一种不那么窒息的想象。

不然大家永远卡在一个问题里，EUV 没有怎么办。

这个问题当然要解决。

但一个产业如果每天只盯着自己没有什么，会很容易陷入一种精神内耗。

韬定律的好处是，它把问题从我没有什么，改成了我还能优化什么。

这一下，气就顺了很多。

但它的问题也在这里。

因为叙事太漂亮的时候，最容易遮住细节。

韬定律要真正成立，不能只靠发布会，也不能只靠几个好听的词。

它需要被验证。

逻辑折叠到底能带来多少面积收益，多少性能收益，多少功耗代价。

不同类型芯片上是否都适用，还是只适合某些特定场景。

增加设计复杂度之后，验证成本会不会爆炸。

和先进封装、3D 堆叠、Chiplet、HBM、片间互联放在一起，会不会出现新的瓶颈。

还有最现实的，量产良率怎么样，成本怎么样，开发周期怎么样。

这些问题不性感，但这些问题才是真正决定它能不能从口号变成产业规律的东西。

你看，摩尔定律最厉害的地方，不是摩尔说了一句话。

而是整个产业链真的围着它跑了几十年。

设备厂、材料厂、EDA、晶圆厂、设计公司、封测厂、软件生态，所有人都相信这个节奏，然后一起把它变成现实。

所以一个新定律能不能成为定律，不取决于它发布时多响。

取决于它有没有让产业形成新的共识和新的行动节奏。

韬定律现在还处在第一天。

今天是 2026 年 5 月 25 日。

它刚被说出来。

现在就盖棺定论，太早了。

但我愿意给它一个比较积极的评价。

因为它至少把中国半导体的表达，从追赶焦虑，往工程创造上推了一步。

以前我们聊国产芯片，很容易聊成一种苦大仇深的叙事。

被卡脖子，所以必须突破。

这个当然没错，但总是这么讲，讲久了会累。

韬定律稍微不一样。

它不是只说我要补课。

它说，我要重新定义一部分题目。

这个动作本身就挺重要。

一个产业真正成熟的标志，不是永远在回答别人出的卷子。

而是开始提出自己的问题。

当然，提出问题不代表已经解出答案。

所以我觉得最好的态度是，既不要冷嘲热讽，也不要热血上头。

别看到华为两个字就自动开喷，也别看到 1.4nm 就自动高潮。

把它当成一个工程假说。

看它接下来几年能不能交作业。

2026 年秋季那颗采用逻辑折叠技术的麒麟芯片，是第一个观察点。

后面 AI 计算芯片、灵衢总线、超节点互联、全栈协同的实际表现，是第二个观察点。

再往后，第三方拆解、实测、开发者反馈、产业链复用情况，才是真正的考场。

说到底，半导体不是靠一句话赢的。

它靠十年如一日的笨功夫。

韬这个字也挺有意思。

韬光养晦的韬。

不是亮剑，不是喊话，不是我今天宣布宇宙归我管。

而是把东西藏在结构里，把胜负藏在时间里，把一点点延迟、一点点路径、一点点能耗，全部抠出来。

这听着没有那么燃。

但可能更接近真实的工业进步。

如果韬定律最后失败了，它会变成一段漂亮但过度包装的产业话术。

如果它最后成立，它也不是因为名字起得好。

而是因为无数工程师真的把每一个 τ 压了下去。

我更愿意期待后者。

但我会一边期待，一边盯着数据看。

以上。

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我最讨厌华子的一点：

它不在二级市场发行流通，广大人民群众很难上车

知乎用户 发表

在中国的微信视频号被酸民骂疯了

反而在外网的画风:

有想学术讨论的

有期待未来发展的

大摩的评价: 華為「韜定律」支撐AI光收發器產業指數級增長

果然制裁力度最强还是来自中国IP啊，火力远超美国 😅

知乎用户 发表

拭目以待。因为制裁，华为被迫另起灶炉，顺带把国产半导体技术实现弯道超车。

假如成了，功在千秋。

知乎用户 发表

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已

作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的

看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距

1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？

等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。

这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善。

2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 。

所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。

本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距。

那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？

有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易。

所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%）。所以好处基本上是topology拆分电路逻辑设计上带来的提升

既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？

三个代价：散热超前发展，设计复杂度高，制造成本变高

1. 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。
2. 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点。
3. 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升。

2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？

τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。“关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。

把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法

抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。

但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大

3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？

是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难

但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了

4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？

首先确定 41% 的定义。论文只说 “SoC performance-core power efficiency improved by 41%”，没有给出 benchmark 名称、Voltage/Freq 点、温度条件、功耗边界。

但 PPT roadmap 上有一个关键线索：ISO-Power Performance 的数字，2025 年是 2.75，2026 年是 3.1，提升 12.7%。这个与时钟频率提升 12.7% 完全一致，可以理解为：同功耗的性能提升是 12.7%，绝大部分是时钟频率提升带来的。

至于能耗比上优化的猜测是：

• V/F 曲线与 Timing Headroom： LogicFolding 缩短 critical path → 在固定 Vdd 下 Fmax 从 2.75GHz 提升到 3.1GHz → 这意味着在原来的 2.75GHz 频率下，有了约 12.7% 的 timing headroom → 这个空间在 iso-performance 模式下可以换成更低的 Vdd。
• Cache Hit Latency 下降： 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency 的下降。从业界经验来看，一般 L2/L3 cache hit latency 下降 10%，CPU 整体性能会有至少 5% 的提升。PPT 里显示 SRAM latency 下降 30%，估计会有一部分转化为 cache hit latency 的下降。
  注：AMD 的 3D V-Cache 没有这么大的提升，主要是因为 AMD 的底层 logic die 并没有重新设计，3D cache 的延迟 latency 不仅没有减小反而加大，只是增加了 cache 大小，收益不如 latency 下降那么明显。

• 物理层面的功耗下降： 另一方面，clock skew 的下降，critical 路径变短，造成电路 timing 变好，意味着华为可以使用更低的 Vdd（猜测甚至能低 7~8%）；以及路径缩短所带来的 RC 的下降（考虑到 clock buffer -56%、wire -28%、SRAM pJ/bit -24% 这些数字，比如 C_eff 下降 10~15% 合理）；再加上 clock tree 的整体缩短和下降，确实是有可能在部分 Voltage/Freq 点做到同性能下，做到 30% 的功耗下降的，而 30% 的功耗下降换算过来就是 41% 的 power efficiency。

对比苹果和高通，每一代手机芯片在 iso-power 下单核性能一般提升 10-20%，iso-performance 下功耗一般降 30-40%，这是 V/F 曲线的特性决定的，所以从经验上来说，数字是对得上的。

所以这个 power efficiency（能耗比）的提升，从现有的数字上来说可以从 topology 推导出来是合理的，可能真的和工艺节点没有太大关系。

5. 这个技术路线有没有可复制性，其他家会不会效仿？

短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样

华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流

总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

知乎用户 发表

评论区充分体现了什么叫：

人吃了巧克力会开心。🐶吃了巧克力会死。

知乎用户 发表

我觉得大家真的该去先把那篇论文的全文看了再来抨击啊bro们！

你可以说华为这个方案是3D堆叠，但你不能说这是

和

的那种方案，这个方案只能算是3D堆叠的一个另类分支。

可以这样理解

这相当于把原来平面芯片的中间一刀切开，分成上下两层：两层各做一部分晶体管，面对面键合。如果让两层之间的混合键合间距（1.5μm）与芯片顶层金属间距（约720nm）的齿轮比接近1，意味着跨层走线的额外开销几乎为零。（个人粗俗表达）

也就是说，确实是堆叠，而且还是两片有源逻辑晶圆的堆叠，但两片堆叠链接起来才是一片完整的逻辑芯片。属于先进封装/3d集成的范畴，但设计是3D式的。

不过毕竟还不是成熟方案，实际情况是只在最关键的那几条时序路径上做了跨层分割，大部分电路还是平面的。但好在同面积的情况下，晶体管密度确实可以提上来

论文里面也承认得很坦率：

“The LogicFolding implementation shipping in Kirin 2026 is deliberately conservative… folding was applied selectively along key critical paths rather than across the entire design.”

换个说法：整个芯片里大部分电路还是老老实实待在平面上，只有少数几条对性能最关键、走线最长的时序路径被拆到了两层上。所以两层都有逻辑晶体管不假，但两层都在高密度发热的面积占比很小，而不是整个芯片面积的两倍在同时烤。论文还列举了配套手段——背面供电、存内计算、DVFS把τ余量换回功耗

传统3D封装通常以功能块（block）为粒度——比如一层是CPU、一层是缓存。

但LogicFolding的粒度要细得多。论文原话是：

“Critical-path gates are distributed across two (and eventually more) vertically stacked active tiers……From the circuit designer’s perspective, the two tiers behave as a single continuous fabric, with cells distributed across the wafer boundary as if it were an additional metal layer.”

意思是：一条关键路径上的各个门电路，可能A门在下层、B门在上层、C门又回到下层。两层之间的混合键合界面，在电路设计师眼中就像额外的一层金属布线层，标准单元可以跨层任意分布。

chiplet 是’先有独立功能芯片再拼装’，LogicFolding 是’先有完整平面设计、在布局阶段自动拆分到两层’——两层的物理载体虽是两片有源晶圆，但它们没有独立的功能接口，不能独立工作或替换，和 chiplet 的设计哲学完全相反。

LogicFolding 要求 EDA 工具链从 RTL 阶段就按 3D 来设计，论文第六节也把这列为"开放挑战之首”，目前没有商用工具支持这种标准单元级的跨层布局。

论文强调它不是靠光刻进步（晶体管本身没变小），而是靠拓扑重排——把逻辑在三维空间里重新分布来压缩τ。

既不是某些人说的两块完整逻辑芯片堆叠（热量爆炸，双层加热），也不是Intel和AMD那种的“芯粒式”3D堆叠（况且英特尔的第四代

（同样的混合键合），好像得2028年跟随英特尔A18工艺推出，不太清楚，如有错误请提醒）。

华为这玩意可能还真没有同类商业竞品。（如有，请提醒）

如果你把这个方案用上台积电2nm，那你原本就在台积电2nm制程下的性能也可以从物理角度上得到提升，这无可厚非。

扩展阅读

门级粒度的3D逻辑分区——学术界已经研究了十几年。最著名的是 Georgia Tech Sung Kyu Lim 团队在 monolithic 3D IC 领域的工作，他们早在2014-2015年就发表了门级单晶3D（gate-level monolithic 3D）的标准单元跨层布局研究。IEEE 2014年的论文标题就是"Design and CAD methodologies for low power gate-level monolithic 3D ICs"，核心思想就是把标准单元拆到两层、用纳米级层间通孔（MIV，~50nm直径）连接，以实现面积缩小和走线缩短。

这两条路线是并行竞争关系。学术界推 monolithic 3D 是因为它在理想情况下互连密度更高，但低温工艺的上层晶体管质量一直是巨大瓶颈。华为绕开了这个问题，两层晶体管都用成熟工艺做好，再贴在一起。

论文引用的CEA-Leti（Batude et al., 2015, “3D sequential integration”）就是 monolithic 3D 路线的学术代表作之一，这也说明华为很清楚学术界在做什么。

P. Batude et al. (2015) — CEA-Leti 的3D顺序集成

完整引用：​ “3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS,” IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015

这是monolithic 3D路线的学术代表作。法国CEA-Leti从2010年代起就是M3D的主要推动者——他们的方案是"在底层完成CMOS后在低温下做上层晶体管"。华为论文引用它，微妙地划清了界限：我们知道这条路，但我们选了另一条——两层都用成熟工艺做好再贴，不用低温晶体管。

J. L. Hennessy and D. A. Patterson (2019) — 计算机架构新黄金时代

完整引用：​ “A new golden age for computer architecture,” Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019

图灵奖得主 Hennessy 和 Patterson 的这篇著名演讲/文章宣告了"摩尔定律终结后，架构创新将取代工艺缩放成为性能增长的主要来源"。

M. Horowitz (2014) — 计算能耗问题

完整引用：​ “Computing’s energy problem (and what we can do about it),” ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014

Horowitz（Stanford前校长、RISC先驱）这篇ISSCC经典演讲，量化了一个事实：数据搬运消耗的能量远超计算本身。这直接支撑了论文第四节的核心论点——“AI系统中超过80%的能耗花在数据搬运上，因此τ缩放必须降低数据在途时间”。

IRDS (2023/2024) — 国际器件与系统路线图

完整引用：​ International Roadmap for Devices and Systems (IRDS) —— Interconnect and More-than-Moore chapters, 2023/2024 update

IRDS 是取代 ITRS 的新一代行业路线图，由 IEEE 组织编制。论文引用它，表明 τ 缩放是在公认行业框架内讨论问题（而非纯自说自话）。

扩展阅读2

2017年6月，DARPA微系统技术办公室宣布启动总额 15亿美元 的"电子复兴计划"（Electronics Resurgence Initiative, ERI），其核心理念可以直接追溯到摩尔1965年论文的第3页（“Page 3”）。

摩尔本人早就指出，除了缩小晶体管尺寸，架构优化、材料创新和高度集成也是提升性能的路径。

2018年7月，ERI第一次峰会选出了首批扶持项目，其中 3DSoC（Three Dimensional Monolithic System-on-a-Chip）​ 是最受关注的核心项目之一。目标数字极其激进：

在3.5年内开发出单片3D集成技术，使性能功耗比达到当时7纳米二维CMOS的50倍以上。

我勒个50倍啊，这不算违反物理吗？

DARPA路线（monolithic 3D）：在同一块硅衬底上依次生长多层晶体管。先做完底层CMOS电路 → 覆盖绝缘介质层 → 在上面重新生长单晶硅 → 做第二层晶体管 → 重复。层间用纳米级"层间通孔"（ILV）垂直互连，直径可做到100nm以下，远小于TSV。关键在于上层晶体管必须在低温（<450°C）下制造，否则会烧坏底层已有的金属互连。

CNFET：DARPA方案应对"低温困境"的特效药

低温下做上层硅晶体管的电学性能很差，所以DARPA团队直接不用硅。

用碳纳米管场效应晶体管（CNFET）​。MIT Max Shulaker团队是CNFET领域的全球领军者，而CNFET有一个硅没有的关键特性：可以在BEOL温度（<400°C）下制造，且性能不退化。再加上RRAM（阻变存储器），顶层逻辑+存储都在低温BEOL阶段完成，底层是传统硅CMOS。

2020年，该项目进入第二阶段。团队在2020年VLSI Symposium上做了首次硬件演示——单片集成CNFET + RRAM，搭配SRAM和RISC-V核心。同年还在 Nature Electronics 上发了一篇200mm晶圆量产CNT的里程碑论文。SkyWater CTO Brad Ferguson当时说这"对AI和国防前沿计算有颠覆性意义"。

但问题也来了

DARPA 3DSoC的初始时间表是3.5到4.5年（即到2022年前后完成）。但公开信息中，2022年后该项目的后续报道极少。SkyWater至今还在跑90nm的200mm产线，CNFET大规模商业化的消息也没有出现。

知乎用户 发表

你别看他说啥，你要看他做啥。华子的营销部门确实经常脑子一热，搞些有的没的，但是真正做事的海思可是一次都没骗过我们，最起码980之后一次没有。他写出来的性能提升等到9月份mate90出了一看不就知道了吗。

不过在此预言一下，这玩意虽然不会像摩尔定律那样普适，但是大概率确实是有真东西的，就冲他敢放性能的折线图，最起码能达到80%

不过我知道的，现在这么急或者开香槟的很多人是不讲实事求是的（换句话说压根就不会买3000以上的手机），人高通吧燕十三那么魔怔好歹还去实体店蹭机子跑分呢，知乎上的人只会赛博扎小人。

知乎用户 发表

又是一条我看不懂的新闻，不过我知道这个赛道那么安静说明还不成熟。

知乎用户 发表

不敢也不能评价，因为不懂。

即使是在吹牛阝，我目前仍选择相信。

套用一句台词:如果没有梦想，那和咸鱼有什么区别？

喜欢华为的原因很简单:在他身上还真就有那种不服就干、死也要D朝上的劲头。即使落后、即使害怕、即使犯怂，但不认输、不放弃。

评论区估计又要挨怼，有事说事即使观点不同。阴阳怪气的就拉倒吧，压根儿懒得理你。

知乎用户 发表

完全不懂芯片设计的土直又来团建了

我认同一个观点，韬定律和其中的logic folding是跟finfet一样的伟大设想

目前韬定律其实要比摩尔定律更加切合实际

摩尔定律只是说晶体管数量翻一倍，面积缩小为原来的1/2

这在有定死的物理极限的情况下显然是无法持续演进的

韬定律讲的是芯片为什么要进步，那是进行更快的运算，减少时间

那就要从如何减少时间入手，减少时间就是实现芯片各个层级布局布线的优化

logic folding解决的是2D芯片受限于平面，无法实现布局布线的最优

从数学上讲3D层面的布线优化潜力一定是远远超越2D布线的

这跟finfet作为集成电路的一大里程碑的思想是一脉相承的

2D空间解决不了的问题可以放到3D空间

当然这点知识对于又土又直的人来说还是太难了

华为的论文把关键参数全都放上来了，密度频率性能全是跨代的提升，而且是流片后的设计

就等9月狠狠打质疑者的脸了

知乎用户 发表

定律不是随随便便就口嗨出来的，麻烦多用理论和实践来支撑，真的的浮夸风又起来了

知乎用户 发表

不是半导体领域专家，只是对中文略有了解，知道新定律这三个字是什么份量。

牛顿三大定律，麦克斯韦电磁方程，相对论这些东西才叫新定律吧。

一个非上市公司的技术老总，在企业内部会议演讲稿里介绍了一个很冷门的技术设想，且不是行业首提，没有实验数据，没有工艺支撑，没有应用普及，怎么就成新定律了。

虚假宣传整治刻不容缓。

希望菊花厂尽快拿出可验证的实验数据，成熟的工艺流程以及碾压同行的广泛应用普及来，这样我也会很骄傲。

希望不是纯粹编个概念来要补贴吧。也希望不要是5g那样烧钱无数几乎没用的行为艺术吧。

知乎用户 发表

殊途同归了，根据最新找到的资料，美国DARPA（老朋友了）在2017年就组建了相关的课题，选定两个研究项目的团队，希望这两个项目能够提供超越摩尔定律限制的技术。

作为DARPA斥资15亿美元“电子复兴计划”（ERI）的一部分，旨在“推动电子行业的创新”，三维单片系统芯片（3DSoC）项目和新型计算基础（FRANC）项目专注于开发芯片级创新技术，以构建更强大、更高效的计算系统。

老美2017年由DARPA的ERI计划，3DSoC和FRANC项目，本质上和华为的这个思路一模一样，最后项目于2021年-2023年结束后，没有商用，在2023年启动了ERI 2.0计划，目前项目二期还在进行。路线有DARPA背书，质疑的人可以换个角度了。

截至2026 年 5 月，DARPA 新闻、NGMM 招标（2026 年 4 月仍在发）都明确：ERI 2.0 在正常进行，核心制造与 3D 集成项目还在建设 / 验证期。

部分早期子项目已结题：2023–2024 年启动的一些短周期（1–2 年）探索类项目已完成并公布成果，但主干项目（NGMM、3DHI、热管理等）都在进行中。

众所周知，当一条路线被商业化落地证明可行时，如华为证明了，那么大概率，老美DARPA ERI计划很可能要追加预算升级了。熟悉的感觉，和AI一样，又是中美。

拿热管理里核心子项目：Minitherms3D 举例，其核心是嵌入式微流控冷却，这是一项芯片层间的主动散热，目前老美还处于实验室对ppt尝试实现的阶段。在层间微流道加上去离子水 / 绝缘冷却液，集成微型泵 / 流量控制。

其承接单位更是ERI计划的典型：由诺斯罗普・格鲁曼、HRL（休斯）实验室、Teledyne。

诺格不用多说，军迷可太熟悉了；休斯实验室也是大名鼎鼎，背后是波音+通用；TDY也是军工。

这也就是为什么TSMC无法参与上桌，从ERI计划清一色大量军工参与主导即可明白，老美的核心技术，在军工复合体手里。

根据何老师论文，我的总结，核心为3点：

1. 芯片层间用金属-金属直接键合，麒麟2026金属键的间距1.5um（第一代保守工艺）；
2. 芯片各层有独立的校准时钟设计，键合时可以二次校准，保证良率降低成本；
3. EDA设计软件从二维转为三维，3D立体规划/布线，多层时序/RC协同优化；

何庭波论文（2026-05-25）

论文标题：

- 英文：A Time Scaling Theory for Multi-Layer Electronic Systems

- 中文：多层电子系统的时间缩微理论

作者：何庭波（华为董事、半导体业务部总裁）

以下为AI对论文中涉及制造工艺的信息提炼

一、整体定位：成熟制程为主，不靠EUV

- 主力工艺：7nm / 14nm 成熟节点（DUV，不用EUV）

- 路线：制程不变，靠3D堆叠+混合键合+架构重构提性能/密度

二、核心制造工艺：逻辑折叠（LogicFolding）

1）3D堆叠与键合工艺（最关键）

晶圆到晶圆（W2W）混合键合 Hybrid Bonding

• 两层有源硅晶圆面对面键合，垂直互联
• 麒麟2026：键合间距1.5μm（保守版，后续会更小）
• 层间直接金属-金属键合，不用TSV硅通孔、不用微凸块，延迟更低

双层有源层堆叠

• 上层：关键路径/高速逻辑（CPU核、ALU、触发器）
• 下层：普通逻辑、SRAM、I/O、模拟电路
• 效果：布线长度-30%、时钟偏移-25%、时钟缓冲器-50%

2）晶体管与互连优化（器件级τ缩微）

晶体管：优化Lg（栅长）、接触电阻、寄生电容

• 同一制程下降低RC延迟，提高开关速度

互连：低阻金属+低k介质

• 缩短局部/全局走线，降低RC延迟（金属延迟已超过晶体管延迟）

三、封装/集成工艺（Chiplet/2.5D/3D）

1）移动端（麒麟）：双层逻辑折叠+单片3D

单片SoC内做双层有源堆叠，整体仍为单颗芯片

实测（麒麟2026，7nm）：

• 晶体管密度：155→238 MTr/mm²（+53%）
• 能效：+41%，主频：3.1GHz（+13%）

2）AI/服务器（昇腾）：Chiplet + 2.5D + 3D堆叠

昇腾950/990路线：