华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？

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知乎用户 NavisLee​​ 发表

大的逻辑肯定是没问题的，τ = RC 是电路基础方程，降低寄生 RC → 缩短传播时延 → 提升性能，这个因果链条无可争议，物理机制自洽。

Circuit Folding 这一页是最关键的。

SkyBridge 解决的是数据路径的问题，把数据走线从单层平面改成水平 + 垂直混合布线，利用顶层金属层高速传输，封装面积缩减 > 60%, Relay Buffer 被放置在垂直互连的中继点上，就能缩短关键数据路径的物理走线长度。

SkyClock，是让时钟从顶部向下分发，甚至允许在流片之后对时钟偏斜做调整，性能提升 > 5%，也就是说即使 Silicon 上有时钟偏差，还有 trim 空间可以补救，良率容忍度变高了。

为什么说逻辑没什么问题呢？

SkyBridge 就是把顶层金属层作为高速信号通道、垂直混合布线，这个东西台积电和 intel 也都有类似的想法，区别在于它们都是封装维度的垂直集成，针对的是多个独立 die 之间的互连。

而 SkyBridge 单 die 内部的 BEOL 布线层次，在同一张 die 上重新调度金属层的使用方式，把顶层宽线低阻的物理特性用于信号高速传输。好比在一栋楼内部重新规划楼层间走廊的布局。两者层级差了将近一个量级，所需的 EDA 工具链和设计流程完全不同。

更重要的区别是 SkyClock 的流片后可调。

台积电和 Intel 在 ASIC 上基本不会这么干，原因很简单，他们的定制芯片客户无论 Apple、NVIDIA、AMD，都依赖极度精密的 pre-silicon 时序签核，片前已经把 skew 压到规格以内，没有理由保留流片后调整的机制，那会引入额外的电路开销 。

Intel 在 FPGA 产品线比如 Agilex 里确实有可编程时钟网络，但 FPGA 本来就是为可重配置设计的，每次上电都在重新加载配置，它和 ASIC 里固化的时钟树是两回事 。

能在 ASIC 级别的 SoC 上做 post-silicon trim，说明华为在芯片里留了专门的时钟校准电路，可能类似于模拟电路里的 trim DAC，这个设计选择会带来一定面积代价，但换来的是良率宽容度，对被迫在较老制程节点生产的厂商来说价值格外高。

你要是有现金制程，你也肯定不会这么干，因为每一个需要可调的时钟分支节点，都要多放一个延迟控制单元，包括寄存器 + 多路延迟线 + 控制逻辑。时钟树有多少个叶节点，就可能有多少个这样的单元，这也就会牺牲面积和功耗。

中芯国际第一代 7nm DUV 的工艺偏差，客观上比台积电 N3 大，所以同一批晶圆里，不同位置流片出来的芯片，时钟偏斜的实测值离散度更高，如果没有 SkyClock，偏斜超标的芯片只能降频卖或者直接报废，有了 SkyClock，偏斜偏高的那批写入补偿值校正，良率曲线就能被拉高了。

所以，等秋天吧。

知乎用户 且听沧海 发表

何庭波的论文已经看了，总结下来就是：

τ定律不是一项新技术，而是一套新的指导思想，用来指导芯片的设计。

以前的芯片设计，指导思想是晶体管尺寸的缩小，

晶体管尺寸缩小了，单位面积晶圆上晶体管的数量也就增加了，

性能紧接着上升，放热量随之下降。

我们平常听到的 14nm 制程、7nm 制程、等效 5nm 制程，

还有 Finfet、GAA，都是在这个指导思想下完成的。

我们熟悉的摩尔定律，正是这个指导思想的总结。

随着晶体管尺寸不断缩小，量子隧穿效应越来越明显，

晶体管尺寸不能再缩小下去，摩尔定律也就失效了，

我们也就进入了一个所谓的” 后摩尔时代 “。

在后摩尔时代，想要提升芯片性能，需要采用很多新技术，

比如 chiplet、3d 堆叠等等。

那这些提升芯片性能的新技术有没有什么共性？

或者说，我们该用什么样的标准来衡量一项新技术是否好用？

华为提出的τ定律，就是解决这个问题的。

这个τ定律就是说：

提升芯片性能的本质，是降低芯片完成任务的时间。

何庭波的原文是：

What each generation delivered, in essence, was a reduction in time

翻译过来就是：本质上，每一代技术进步实现的东西，是时间的减少。

从全文来看，这个 “time”，指的就是 “芯片完成任务的时间”。

缩小晶体管尺寸，增加晶体管密度，也就是摩尔定律说的内容，

本质上是τ定律的一种表现形式。

你晶体管密度上去了，那芯片完成任务的时间不就自然下来了吗？

形象点说明就是：

原来芯片上，两个晶体管相距 1cm，它们都代表数字 1，

你想把它们变成数字 0，那就要让电流通过两个晶体管，

这个时间是 1cm 除以光速，

如果我们缩小晶体管尺寸，增加晶体管密度，

那这两个晶体管的距离就变成了 1mm，

电流通过两个晶体管的时间，就变成了 1mm 除以光速，

完成任务的时间降低了，芯片性能也就提升了。

这就是摩尔定律说的意思。

而降低芯片完成任务的时间，不只有缩小晶体管尺寸这一条路，

我们可以从四个方面入手：

晶体管层面：通过提升迁移率、采用高 k 金属栅极等手段，降低其固有开关延迟；

电路层面：通过垂直集成、采用低电阻率导体等手段，降低 RC 传播延迟；

芯片层面：通过架构设计、内存结构等手段，降低计算和内存访问的延迟；

系统层面：通过改进互连结构、网络架构等手段，降低系统端的延迟。

在这些方面入手降低芯片运算时间之后，即便没有最尖端的制程工艺，

芯片性能同样可以有大幅提升。

这就是τ定律的意思。

凡是能够降低芯片完成任务时间的技术，就都是好技术。

在τ定律思想的指导下，

华为提出一系列新的技术合集，它们分别是：

1，用于智能手机 SOC 的 “LogicFolding”，翻译过来就是” 逻辑折叠 “。

传统的芯片设计，晶体管布置在平面上，

在τ定律指导下的逻辑折叠，晶体管是立体布置的，

简单理解就是：

传统设计下，晶体管 A 和 B 在同一个平面上，

原来电流想通过两个晶体管，只能先经过 A，然后到达 B，

而在逻辑折叠状态下，A 和 B 位于两个平面上，

这两个平面上下叠在一起，

这样电流想通过 A 和 B，就可以同时到达 A 和 B。

为了完成这样的效果，需要一系列新技术，

包括高精度覆盖层、先进 TSV 工艺、优异的良率控制技术等等。

在应用逻辑折叠设计之后，2026 年即将发布的新麒麟芯片，

晶体管密度从 155 上升到 238，单位是 MTr 每平方毫米，

芯片核心能效提升 41%，最高时钟频率上涨将近 13%。

而在更远的未来，麒麟芯片的性能会再度大幅提升。

2，用于人工智能数据中心的 Unified Bus 和 Hi ONE，

Unified Bus，翻译过来可以是 “同一总线”，

Hi ONE，是华为给 “封装级光输入输出” 的命名。

在人工智能数据中心之中，

大量计算芯片和内存数据需要反复不断调用，

这样调用的时间延迟，将会大幅度降低系统效率，

华为将τ定律设计思想应用在这一领域，

在传统数据中心，不同机箱数据交换执行的协议，延迟比较大，

同一总线技术，就是一套新的通信协议，

应用这套新协议之后，访问延迟从几十微妙下降到 100 纳秒。

传统数据中心，用电信号来交换数据，

这样做的延迟很高，效率很低，

华为使用光信号来交换数据，大幅降低成本，提升效率。

3，逻辑芯片和存储芯片的重新融合，

在传统芯片设计之中，逻辑芯片和存储芯片是各自发展的，

英伟达、英特尔的逻辑芯片，三星、海力士的存储芯片，

都是分开发展的，各有各的技术路线，

只有在需要的时候，才会把它们结合在一起。

而在τ定律的指导下，它们应该是携手同步发展的，

在未来，逻辑芯片和存储芯片应该要封装在一起，

甚至是直接加工在同一块硅片上，

先前华为的阔折叠手机，芯片和内存就是封装在一起的，

未来华为肯定会把它们结合在同一块硅片上。

最后总结：

这个τ定律，本质上是一套新的指导思想，

在它的指导下，产生了新的麒麟芯片，人工智能数据中心解决方案等一系列新技术。

相当于一支军队，换了一个新的统帅，

在这个统帅的指挥下，产生了各种能征惯战的将军。

在这个新思想的指导下，会有越来越多石破天惊的新技术诞生。

知乎用户 咸鱼小山 发表

下班了，先放原文，关于这个问题看什么解读都不如看原文其实，核心内容都讲了，关于定律的定义、解释、实践内容和未来目标。

A Time Scaling Theory for Multi-Layer Electronic Systems

基于原文的翻译和补充现场的 PPT：

华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？

会场完整版 PPT：

首发丨华为何庭波演讲 PPT 完整分享

以下只说我的个人视角，想到哪说到哪。

（1） 首先这不是 “未来的理论构想”，而是已经落地实践的东西，不管是论文里还是 PPT 上都明确表示了已经做出。

（2）τ 定律很多人分不清到底是实际技术还是方法论构想，很正常，不要二元论的去理解就好了。HS 先基于这套设计思路、用实际的技术方法实践之后，认为这条路走得通、走得好，因此作为一种设计方法论提出。这是一套有理论有落地的东西。

（3） 3D 堆叠封装只是文章中涉及到到实践技术之一，文中涉及到的技术从晶体管到系统都有，而每层、每项技术的设计目的，都是为了追求时间常数（τ）的优化，所以这个名字起的真挺不错。

（4） 时间常数（τ）并不是一个 “新造的词儿”，而是一个术语，表征一个物理系统响应变化或达到稳定状态所需时间的特征量。因此，华为提出的这个东西，翻译成人话就是 “芯片设计不再追求晶体管的数量和密度，而要在各个环节追求最优解 “。

上文提到，这个定律不仅限于 logic 技术，也是设计方法论，就是这个意思。文章内提到的实际技术，都和大规模数字芯片有关，但是在过去几年非数字类领域，也有很多遵循此理念的成功案例。所以τ 定律作为一种方法论提出是没啥问题的。

时间常数 - 电子发烧友网

（5） 没有必要去思考这个理论对不对，因为它肯定是对的，制程红利吃到顶之后一样要走这条路，只是因为老美的超能力，老中在非自愿的情况下先走了。。说先走肯定也要有人反驳，因为以台积电为首的全球化路线也在走这条路。你看，这就是某些人逻辑闭环的地方，台积电不走你走，说明不先进有何吹点，台积电走了你也走，说明你还是不先进为何要吹。

（6） 说 HS 这套研究是困难中求生不是不行，但是解读成工艺落后就大错特错了，这篇文章里面提到的工艺技术有一个算一个都不是落后产物，没有工艺的配套这套东西拿啥落地？

五六年前，各种媒体老专家们写分析的时候，还会分析说追不上啊，为什么，因为从设计到工艺是一体绑定的，要突破必须一起突破这太难了。现在做到了，怎么反而不提它们的绑定关系了呢？

前几年国产芯片很多没有切国产工艺，除了贵、投入不确定性，还有一个重要原因就是 IP 缺失，各个环节的工具都在缺失，所以有能力有钱者，从 IP 开始协同打磨。曾经的芯片设计不需要知道 IP 到制造是如何实现的，现在要设计人员去了解工艺的能力，再反过来优化设计，这不是一般的团队能搞的。所以缓投入的公司，等国产 IP 优化差不多了再加入扩产队伍中，一波一波的解决问题。

另外，现在网上对 euv 的叙事误导了太多人，没有 euv 不表示工程工艺的部分没办法继续，这个想法是要逆转过来的，不是 euv 锁死了其他工艺的发展，而是其他工艺都磨到万事俱备之后，等 euv 上线就再也不用讨论这种问题了。

（7） 文中重点提到的 LogicFolding 接近 SOIC，但不只是封装，华子又塞了一堆通信看家本领，搞链路优化，翻译成人话就是把 “如何快速走完 1000 米” 变成“我可以走，但我为什么要走 1000 米，800 米行不行”，下到晶体管，上到系统，中间的传输、转发、计算，在各项技术中都以 τ 为核心思想进行优化，在每一道路径上优化的同时，又保持全局垂直拉通，就是这套设计方法论的精髓所在。

今天完整版 PPT 释出后，这一条有个完美的配图了，含金量最高的一页，画出了 LogicFolding 在寻求最短路径中的做法，它不是单纯的把两个平面的东西上下叠放封装在一起，而是从 IP 设计的时候，就采用上下布局，寻求最短路径。

这个只有是从工具 - ip - 工艺一条线全研究了才能整出来的细粒度优化，这套 IP 如果搓到成熟、搓到极致，确实配得上里程碑的地位。

（8） 关键的来了，为啥我很讨厌把这件事情叙事成 “落后的追赶”，因为这东西真的不是在 “重复造轮子”，老中在前期定调的时候，就没有把技术路线定性成 “走全球化走过的路”，自始至终，老中都坚持国产要走一条自己的发展路线。那我也拜托看客们脱离一下旧制度叙事好不好？

为什么是过去六年，因为那个时期老中定调了 CIDM 的发展模式，产业一体、贯通纵深、垂直拉通。。说的沸腾一点，这个东西只有老中能拿得出做得到，有兴趣的可以去考古搜搜 2020~2021 年间，关于 CIDM 的各种指导性发文，非常值得回顾。

何庭波这句话的意思是，过去六年，在受到收紧制裁之后，在老中自己的体系内，完成了 381 款芯片的设计和量产。所以我刚刚说，台积电在做，全球化在做，那和国产在做的意义是不一样的，老中并不是在全球化那套体系内做了这件事，而是在自己的这套体系内走通了，今天这个新闻就是在宣布这件事。

（9） 为什么做到了，其实说起来很逗。。因为以前在全球化合作 + fabless 模式之下，老中没有那个机会扎下根来从底层开始做，投入产出不成比。。但是，一旦开始做了，就发现屎山还是挺多的，你懂我的意思吧. jpg。。

几十年前开垦荒地，我们要从铁锹锄头开始，但是现在都无人机运输了，很多东西的起点早就不可同日而语，这几年学科交叉带来的创新型突破数不胜数，在老中基础工业托底的今天，很多东西都没有必要走老路子，更没有各种大 v 的一开口追赶二十年。

你说它是工业皇冠上最璀璨的明珠也好，你说它是滚了二十年的屎山也好，没关系，这两个描述指的是同一个东西…… 老中已经挺过了饿死的阶段，现在的叙事已经不是 “突破卡脖子”，而是 “我寻思这东西好像能优化一把”……

（当然现在说这话还是显得太沸腾，反正意思是这个意思。纵观老中曾经走过的突破性路线，不管是不是科技方面的，没有一条路，是沿着别人的路跟随着走出来的，一定是自己的路线。别老是弯道超车奋力追赶这种叙事方式，老中走自己的路就该多提一点自己的理论。

我希望等说这话不算沸腾的时候，再来 callback 这段，就像现在 callback 六年前的 CIDM 一样。

知乎用户 首席拖拉机师 发表

“通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度”

看起来感觉是综合和 PR 工具的联合优化榨干 APR 的 margin

不像是 3Dchiplet，目前 HB 应该还做不到 via1 的密度吧？HB 做太小了良率风险太大，HB 做大了 load 又重又得加 buffer 就白搞了

和群里同学开了开脑洞

个人感觉或者是用 3DIC 方式 logic die+fabric die 的形式，以路由形式管理逻辑重构，提高利用率实现复用，搞得有点像 fpga 了就（脑洞有点大了。。。）

20260526

刚刚看完 fellow 的报告直播，目前看是把 sram 总线时钟这些摘出来做到 uncore die，比 mi300 算是更进一步，但叫逻辑折叠还是有点过了。好处是这么搞倒是还比较适配目前的工具，design 的 effort 比较可预期

比较让人震惊的是夏说 2um pitch 的异质的 hb 良率损失可以忽略不计…. 虽然他说的是算力这边，但是估计终端那边良率也高的吓人。而这才是这次技术演进的关键，刚才最后一个题问者也提到这个事情（说 osat 反馈做不到）。毕竟 chiplet 的概念已经出现很久了，主要是能商用化到什么程度的问题。

知乎用户 乱序摸鱼​ 发表

后摩尔时代，芯片不能只卷纳米了

过去几十年，半导体行业最核心的办法很简单：把晶体管做小。

晶体管越小，同样面积能放下的东西越多；线路也会更短，信号走得更快；电压还能降一点，功耗也更容易控制。所以一代代芯片自然变强，手机自然更快，服务器自然更能算。

这就是摩尔定律带来的红利。

但现在，这条路越来越难走了。

不是说晶体管不能继续变小，而是继续变小的代价越来越高，收益也没有过去那么明显。先进制程越来越贵，光刻设备越来越贵，芯片设计成本越来越高。更麻烦的是，先进节点上的单位晶体管成本不再像过去那样稳定下降。

也就是说，过去那种 “只要等下一代工艺，一切都会变好” 的日子，已经不再可靠了。

所以问题必须换一个问法。

过去问的是：晶体管还能不能更小？

现在更应该问：系统里的等待时间还能不能更短？

这就是 τ 缩放 想表达的事情。

τ 可以理解成一个系统里的关键时间。晶体管开关要时间，电路里信号传输要时间，芯片访问内存要时间，AI 芯片之间通信也要时间。过去我们说芯片进步，表面上是在缩小空间，本质上是在缩短时间。

晶体管做小，是为了开关更快。 线做短，是为了信号少走路。 集成度提高，是为了数据少跨边界。 系统互联变强，是为了芯片之间少等待。

所以，摩尔定律真正给产业带来的，不只是 “更小”，而是 “更快”。

过去我们靠缩小空间来压缩时间。现在空间不好缩了，就要直接把 “时间” 拿出来，当成优化目标。

一、几何缩放的老路变窄了

过去半导体行业的逻辑很清楚：晶体管越小，芯片越强。

Moore 讲的是密度，Dennard 讲的是电压和尺寸一起缩放。二者合在一起，就形成了黄金时代：晶体管更多，速度更快，功耗还能控制，成本还往下降。

但后来这件事分两步失效。

第一步，是电压降不下去了。

大约 2005 年前后，Dennard 缩放开始失效。晶体管还能变小，但电压不能继续按比例下降。电压不降，频率继续涨，功耗和散热就压不住。于是出现了所谓 “暗硅”：芯片上虽然能放更多晶体管，但不能让它们同时全速工作。

第二步，是几何缩放本身也越来越吃力。

FinFET、GAA 这些新结构确实延续了缩放，但 7nm 之后，收益明显变薄。很多时候，不是晶体管自己慢，而是线慢。芯片就像一座城市，晶体管是楼，金属互连是路。楼可以越盖越密，但如果路越来越绕、越来越堵，整座城市还是跑不快。

先进节点还带来另一个问题：贵。

光刻贵，掩膜贵，验证贵，设计规则复杂，EDA 和 IP 成本都在涨。过去先进节点意味着 “更强也更便宜”，现在先进节点仍然重要，但不再自动等于成本下降。

所以，几何缩放没有消失，但它已经不再是唯一答案。

二、真正该缩放的是时间

如果把芯片进步讲得直白一点，本质就是一句话：

让计算结果更快出来。

手机打开应用快一点，AI 模型推理快一点，自动驾驶反应快一点，数据中心训练少等一点，这才是用户和系统真正关心的东西。

所以，芯片设计不能只看某一层指标。晶体管快，不代表系统一定快；芯片峰值高，不代表数据中心一定快；单卡算力强，不代表大模型一定跑得顺。

真正要看的，是整条链路的时间。

可以把整个系统的 τ 拆成几层：

τ=f(τtransistor,τcircuit,τchip,τsystem) \tau = f(\tau_{transistor}, \tau_{circuit}, \tau_{chip}, \tau_{system})

晶体管层，有晶体管开关时间。 电路层，有线的 RC 延迟。 芯片层，有缓存、片上网络、内存访问和计算调度。 系统层，有跨芯片通信、跨机柜同步、协议栈和任务调度。

每一层都会收一点 “时间税”。

线长要收税，缓存 miss 要收税，协议转换要收税，跨节点同步也要收税。τ 缩放就是要把这些时间税摊开来看，找到哪里最贵，然后想办法压下去。

过去每一层都优化自己的指标：工艺看密度，电路看频率，架构看 IPC，系统看吞吐，软件看抽象。未来不能这么割裂。未来要反过来：先看系统到底慢在哪里，再决定工艺、电路、封装、互联、软件分别该做什么。

这就是 τ 缩放的核心。

三、LogicFolding：把芯片从平面地图变成立体楼宇

τ 缩放在手机芯片上的第一个验证，是 LogicFolding。

手机 SoC 很特殊。服务器算力不够，可以多插卡；数据中心不够，可以多堆机柜。但手机不行。手机只有一颗主芯片，几瓦功耗，一个薄薄的机身。所有性能、能效、发热、续航，最后都压在这一颗芯片上。

所以麒麟芯片面对的问题非常直接：

如果先进节点不能一直向前走，华为手机还能不能继续变快、变省电？

LogicFolding 的答案是：可以，但不能只在二维平面上想问题。

过去芯片设计像在一张地图上规划城市。CPU、GPU、NPU、SRAM 都摊在一层平面上。模块之间通信，只能在平面上拉很长的线。线越长，延迟越大，功耗越高。

LogicFolding 的做法，是把芯片变成一栋楼。

多个有源芯片层叠成 3D 之后，不是简单把 CPU 放一层、GPU 放一层、NPU 放一层这么粗糙，而是把逻辑重新打散，在三维空间里重新寻优。

CPU 的一部分逻辑可以在上层，另一部分可以在下层；NPU 的计算阵列可以更靠近 SRAM；缓存、控制逻辑、数据通路也可以按照通信频率重新摆放。谁和谁经常通信，就让它们上下楼挨近一点，而不是隔着半个芯片喊话。

这件事的关键，是垂直互连。

通过混合键合、TSV 等技术，上下层之间可以形成非常密的连接。过去信号要在平面上绕很远，现在可以直接走垂直方向。就像城市从平面道路变成立体交通，有电梯、有楼梯、有竖井，路短了，时间自然就少了。

这就是 LogicFolding 的本质：

把芯片叠成 3D 后，在三维空间里重新优化逻辑布局，用短的垂直连接替代长的平面连线，从而降低通信时延、降低功耗、提高密度和频率。

在 Kirin 2026 上，这个方向已经给出了具体结果。

晶体管密度从 155 MTr/mm² 提升到 238 MTr/mm²。 性能核能效提升 41%。 最高频率提升接近 13%。 SRAM 运行频率提升超过 40%。 代表性处理核心中，时钟 buffer 数量减少超过 50%，时钟偏斜减少 25%，线长约减少 30%。

更重要的是，这些提升不是靠换一代光刻节点，而是靠重新组织芯片的三维空间。

这对麒麟芯片和华为手机很关键。它说明，在工艺节点受到限制时，仍然可以通过系统工程、封装工程和电路工程找到新的演进空间。

过去手机芯片进步主要靠节点推进。 现在，LogicFolding 让芯片可以靠三维重构继续向前。

四、AI 数据中心：不是算不动，是数据搬不动

到了 AI 数据中心，问题变得更大。

AI 系统不是一颗芯片在工作，而是几百、几千、上万颗芯片共同工作。大模型训练和推理时，参数、激活、KV Cache、梯度、专家路由都要不断流动。

很多时候，芯片不是不会算，而是在等数据。

这就是 AI 硬件的核心矛盾：算力越来越强，但数据搬运越来越贵。

如果把 AI 数据中心比作一个港口，NPU/GPU 就是吊机，内存是仓库，互联是道路，调度系统是港口管理。吊机再多，如果集装箱堵在仓库门口、道路上、海关口，港口吞吐量还是上不去。

所以 AI 数据中心的 τ 缩放，不能只看单颗芯片的峰值，而要看整个系统的数据流动时间。

这里有三条主线。

第一条是 灵衢 UnifiedBus。

传统 AI 集群中，数据要经过 PCIe、以太网、InfiniBand、通信库、协议栈等很多层。每过一层，都要付出延迟、拷贝和同步成本。

灵衢要做的，是把这些中间层压平。它不是简单多一根线，而是要把多台机器组织成一台逻辑机器，让远端资源访问更接近本地访问。这样，芯片之间少绕路，数据少搬家，系统通信的时间税就能降下来。

910C 时代，Atlas 900 A3 SuperPoD 验证了超节点能力。 950 时代，Atlas 950 SuperPoD 进入灵衢 2.0 和更大规模互联。 后面 960、970 会继续把超节点规模做大，把多芯片组织成更强的整体。

第二条是 Hi-ONE 光互联。

当芯片带宽越来越高，铜线会遇到物理边界。线缆变粗，损耗变大，SerDes 功耗增加，布线也更困难。

Hi-ONE 的思路是把光互联推到封装附近。近距离还用电，远距离交给光。这样既能降低 SerDes 压力，也能支持更高带宽、更远距离的互联。

这不是简单 “电换光”，而是系统级取舍。物理层不用做到极端复杂，协议层可以承担一部分容错，最终换来更低功耗、更低成本和更短系统时间。

第三条是 3D Folding。

传统 2.5D AI 芯片里，逻辑 die 在中间，HBM、SerDes、电源从边缘进入。问题是，计算能力按面积增长，也就是 (N^2) 增长；但带宽、I/O 和供电能力如果主要从边缘进入，只能按边长 (N) 增长。

公式很简单：

Compute∝N2 Compute \propto N^2

而：

Bandwidth,I/O,Power∝N Bandwidth,\ I/O,\ Power \propto N

算力按面积涨，喂数据和供电却按边长涨，迟早边缘会堵死。

解决办法是把资源从边缘搬到表面。背面供电、近封装光 I/O、混合键合内存、三维堆叠，都在做这件事。让带宽、供电、I/O 也能跟着面积一起增长。

这就是为什么 AI 加速器最终不能只停在平面封装。它必须走向三维系统。

从代际看，可以这样理解：

910C：超节点能力成型。 950：灵衢 2.0 和全光互联支撑更大 SuperPoD。 960、970：继续放大超节点规模和系统吞吐。 990 / 后 2030：LogicFolding、3D Folding、近封装光 I/O、逻辑 - 存储融合进入 AI 加速器本体。

也就是说，AI 硬件的演进，不只是芯片更强，而是系统越来越像一台巨大的整体机器。

五、逻辑和存储正在重新靠近

过去，CPU 和内存是分开的。

这在 PC 时代非常成功。CPU 专心计算，DRAM 专心存储，中间通过标准总线连接。两个产业各自发展，各自规模化。

但 AI 时代，数据移动太贵了。

模型参数越来越多，KV Cache 越来越大，中间激活越来越重。计算单元再强，如果数据离得太远，就会一直等待。于是 HBM、混合键合、3D SRAM、近存计算、存内计算都变得重要。

它们背后其实是同一个逻辑：

计算要离数据更近。

过去逻辑和存储分开，是因为中间那条路足够便宜。今天，这条路越来越贵，越来越堵。距离带来延迟，延迟带来等待，等待降低利用率；距离也带来能耗，能耗又带来供电和散热压力。

所以，逻辑和存储正在重新融合。

这会改变产业格局。过去先进逻辑节点最受关注，未来存储、封装、互联、光 I/O 的重要性都会上升。真正强的 AI 硬件，不只是有一颗强芯片，而是能把逻辑、存储、封装、互联和软件组织成一个高效整体。

τ 缩放在这里提供了一本账：每一次远距离访问，花多少时间；每一次跨封装通信，耗多少能量；每一层协议转换，增加多少延迟。把账算清楚以后，逻辑和存储重新靠近就不是选择，而是趋势。

六、工具链也要变

如果芯片从二维走向三维，EDA 工具也必须变。

过去 EDA 主要面向二维芯片。它擅长在一个平面里做布局布线、时序分析、功耗分析。但 LogicFolding 需要的是三维优化。

这意味着，工具不能只决定 “哪个模块放哪里”，而要能决定 “一个模块内部哪些逻辑放上层，哪些放下层，哪些路径应该垂直连接”。CPU、GPU、NPU、SRAM 这些模块不能只当成大方块处理，内部逻辑也要参与三维寻优。

这会带来新的问题：TSV 有面积代价，KOZ 会占地方，混合键合有寄生 RC，不同晶圆之间还有工艺偏差。三维设计不是二维设计加一层高度，而是新的物理设计问题。

所以未来需要 τ 原生的 EDA。它不只是看面积、功耗、频率，而是直接看系统时间：这次三维放置，到底有没有让关键路径更短？有没有让数据更快？有没有让系统 τ 降下来？

没有这样的工具，3D 设计只能靠经验。 有了这样的工具，3D 才能真正成为大规模工程方法。

七、最后：半导体的竞争，会从纳米之争变成时间之争

这篇文章真正想讲的，不是某一个单点技术，而是一种新的方向。

过去半导体进步的主线，是把晶体管做小。 未来半导体进步的主线，是把系统等待做短。

先进制程仍然重要，但不再是唯一战场。先进封装、三维集成、光互联、内存带宽、系统总线、EDA 工具链、AI 架构，都会变成新的主战场。

对中国半导体来说，这一点尤其重要。

如果所有竞争都只围绕下一代光刻节点，后来者永远容易被卡在同一条跑道上。但后摩尔时代给了一个新的机会：当几何缩放的红利变薄，系统性创新就会变得更重要。

真正的自主，不只是补齐某一个环节，而是能不能提出自己的问题，形成自己的方法论，组织自己的产业闭环。

τ 缩放的启示很直接：

不要只问芯片还能不能更小。 还要问系统还能不能更快。 不要只问单点指标有多漂亮。 还要问端到端等待少了多少。

未来的半导体竞争，不只是纳米之争，也是一场时间之争。

把晶体管做小，成就了过去六十年的计算革命。 把系统等待做短，可能会打开未来十年的新路。

知乎用户 helanmouse 发表

看完全文，吓哭了。

麒麟 2026 芯片的收益，完全来自垂直方向上整体优化，从而减少了 50% 的时钟 buffer，30% 的布线长度。

图片中出现的 400Mtr/mm2 那个节点，也根本不是大家认为的 EUV 上线节点，而是华为认为在目前光刻节点下，通过继续开发先进封装技术，让 TSV 从顶层金属层直接打到 M6，从而可以上下再多堆叠几层芯片，从而获得更大的时钟收益。

如果这些指标是真的，只能说先进制程这么多年真的💩山堆💩山，每一家都在自己领域钻研，但没有一家出来，从第一性原理出发，好好梳理一下我们为什么要微缩工艺，是不是微缩之后获得的收益都被各家之间互相制肘给抵消了？

这两张关键图片好像没人放过。

​幻灯片底部标注了从 1:3 到 1:1 的 Fanout Ratio（扇出比例）演进，展示了两种不同的设计结果：

​左图 (Fanout Ratio 1:3)：传统 / 非对齐设计

​上下层芯片的逻辑单元并没有完美对齐。

​关键路径（红线）： 信号为了从底部的 Cell4 连接到顶部的 Cell2，必须在金属层（TM）中进行大量的 “横向移动” 以寻找对齐的混合键合点（HB）。

​结果： 这种 “Z 字形” 或阶梯状的绕线大大拉长了物理距离，增加了寄生电阻和电容（RC 延迟），导致信号变慢，不仅损失了 3D 封装的性能优势，还会让芯片设计的 “时序收敛” 变得非常困难。

​右图 (Fanout Ratio 1:1)：理想 / 垂直对齐设计

​通过特定的 “方法论”，上下层单元和金属走线在物理位置上实现了高度垂直对应。

​关键路径（红线）： 信号几乎是垂直穿过混合键合层，用最短的直线距离完成了上下层 Die 的通信。

​结果： 路径极短，显著降低了信号传输延迟，最大化了高性能计算芯片的运行速度。

知乎用户 q9adg​ 发表

#胜半子#

看了几天，朴素的总结一下：

因为我们目前做不出小单元格，所以我们决定用大单元格叠两层的办法解决问题。

而恰巧的是，要走 “叠两层” 路线，大格比小格更好处理。

如果台积电也看中了我们这个两层楼的修法，尽管理论上在小格级别复制成功性能会远超我们的大格两层楼，但微妙之处在于要让二楼稳稳的坐在一楼头上，大格比小格好实现得多，这会导致它也得回到大格级别才能经济的、成功的做出我们这种两层小楼来——前提是 ta 得知道我们到底是怎么搭的。

另一层利好是我们在搭这个大格两层的时候获得了设计经验、沉淀了工具和工艺，这算是硬核进步。

你是靠格子小在一百平米里做出了 40 间房，我则是靠堆两层堆出了 40 间房，而且我的房间靠垂直楼梯彼此间还离得近。你从西北角到东南角要走的最远距离，会比我从一楼西北角走到二楼东南角要远得多，因为你要绕过的房间、街区多得多、路线复杂得多。而我先上二楼几乎是一转弯就到了。楼道又宽、要避让的其他走廊又少。

你如果可以堆两层你可以做到 80 间，可惜那么小的单间堆两层，你很多垂直梯都走不通，甚至放都放不下。你要做，你就必须先放弃小格路线。

而且更被动的是，你的施工队做了几十年小格子、窄走廊，经验全集中在这里了，要退回来还需要先培训实习一番——如果他们舍得回退的话。

要么你就研究更小的垂直梯——但是很遗憾，客观上砖头本身已经很难切得更小了，这种超细梯装在超小间的技术是遥遥无期的。

你们走在前头的这一截是一条死巷子，我们在上一站左转走到另一条巷道里了，我们在这条路上赶上了你们的进度。

现在我们都要向 “2x40 间” 前进，只不过你是从 “1x40 间” 出发，我是从 “2x20 间” 出发。

我自我感觉没准我还比你挖得快一点，

因为我还有两个奇招——

2x30——房间略微缩小；

3x20——再往上堆一层。

而你这个 “小格优势” 现在还逼得你必须直接进攻 2x40。

我有机会赢你半子。

知乎用户 喜悦欣辰 2021 发表

很多人有个误区。以为 3nm 芯片实际是 si 材料被切割成 3nm。然后做了个芯片。实际在 7nm（也有可能是 14nm）的时候，这个概率就被偷偷换掉了。一开始是 si 材料最窄处达到 xx nm 被认定为 xxnm 芯片。

后来所谓的 3nm，2nm，都不是 si 材料被切割到 2nm 或者 3nm。都是等效。

等效的意思是，在不考虑 si 材料纳米效应的情况下，我材料变小（即器件变小），应该达到的芯片性能。

然而实际上由于纳米效应。si 材料在 2-3nm 的时候早已没有 si 以前尺寸的性能，实际性能甚至比 20 多纳米可能更差。

这种 2，3，5nm 芯片全是采取某些手段（即技术），让材料在 7nm 或者 14nm 时更规整（in other words，空间更小）。或者其他手段让整个芯片达到和 2nm 或者 3nm 等效的结果。

所以，当前芯片根本没有真 2nm 或者 3nm 芯片，都是等效，区别在于你用什么技术手段去等效。

华子在这件事情上，就是找到了不同于台积电或者高通的等效方式。

另外需要说明一点的，只要材料还是 si 基材料就只能想各种手段去等效。

我个人有一个不成熟的想法（这种想法也有很多文章发表过）。采用其他材料替代 si 基材料。si 基是二阶模式，只有 0，1。

其他材料可以有 0，1，2 等多阶模式，相同面积上自然可以大幅领先 si 基芯片。

最后，祝我国半导体行业发展越来越好。

知乎用户 真辣机 发表

我发现一个有意思的问题

麒麟芯片里面工艺最高的是 6 年前的麒麟 9000，5 纳米制程

Geekbench 5 测试里，单核 1012 到 1020 分，多核 3713 到 3757 分。

而最新的麒麟 9030Pro 芯片，用的是 N+2 工艺，还不如麒麟 9000。

但是 Geekbench 6 测试中，单核 1706 分‌至 1742 分，多核 5479 分‌到 5238 分（实际可能更高）。

在制程落后的情况下，性能提升了 60% 以上。

好像大家从来没觉得有点不正常。

知乎用户 赵泠​​​ 发表

问题不成立，这不构成 “半导体技术实现新突破”。这是将“特定的芯片技术发展路线图” 擅自命名为“定律”，相关新闻稿前后都应该打上黑框警告：商业广告。

相关预印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1] 是一篇观点 / 展望文章，而不是研究论文。文章作者是华为公司董事、半导体业务部总裁何庭波。该文章在 2026 年 IEEE 国际电路与系统研讨会**（**IEEE ISCAS 2026）上进行了呈现。

文中给出两个等式：

τ=f(τtransistor,τcircuit,τchip,τsystem)τ = f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system})

τn+1=τn/ατ_{n+1} = τ_n / α

对于第一个等式，函数 f 未定义，未说明四个参数用什么方法算出时间常数，这是个概念框架 [2]。

对于第二个等式，文章称这是 “一个有用的代际规则”，缩放因子 α 是特定于应用场景的，对功耗受限的移动设备 [3] 来说约 1.3 倍每年、对安全关键自动驾驶系统来说约 1.5 倍每年、对吞吐量可直接转化为经济价值的人工智能工作负载来说至多约 10 倍每年，称这些数字是从 “迄今为止的生产经验” 得出的，没有给出相应证据。

看起来，现存媒体和这里的大多数回答都没说出 “韬定律” 到底是什么。我可以从这两个等式出发将其自然语言化为：

• 在对延迟敏感的应用场景里，用某种方法算出的芯片系统延迟在技术进步下减半所需的时间取决于应用容忍度和经济价值，对于移动设备约 2.7 年，对于自动驾驶约 1.7 年，对于高价值人工智能工作负载约 3.6 个月。

摩尔定律的 “每 18 到 24 个月翻倍” 是从观测现象事后归纳的，“韬定律”若有观测现象支持，应当列出。

文中的核心技术主张是 “逻辑折叠 /LogicFolding”：

• 将数字电路、模拟电路、存储电路分布在垂直堆叠的有源层中，通过超细间距混合键合（hybrid bonding）连接各层，缩短关键路径的连线长度，从而降低电阻 - 电容延迟、提高时钟频率。

这就是 “将本来平铺的电路竖起来放，缩短连线距离”。英特尔、台积电、AMD 等已经在量产产品中使用类似思路，例如英特尔的 Foveros 3D 封装、AMD 的 V-Cache. 华为似乎是在难以获得先进制程的情况下试图用堆叠提高性能，这可能会在同样的等效晶体管密度下带来更高的功耗、更困难的散热、更长的设计周期、更低的良率——当然，这些问题都不是无法解决的，至少，文中描述的麒麟 2026 的性能并不差：最大主频 3.1 吉赫兹，晶体管密度 238 百万个每平方毫米、相当于号称 “3 纳米” 的水平，能效比上一代产品 [4] 提升 41%，静态随机存取存储器频率比上一代产品提升 40% 以上。目前不知道这在用户手中会不会需要额外散热来兑现。

文中还提到了统一总线（Unified Bus）与 Hi-ONE（光互连引擎）。这是将光互连推向 “近封装” 级别、用跨层设计换取功耗优化，是合理的工程方向。

文章第 4.3 节称，在 2.5D 芯片中，计算能力正比于面积，但是内存带宽、互连、供电受限于芯片周长，是线性增长的，这里的瓶颈与制程节点无关。解决方案是 3D Folding，将供电（背侧供电、集成 电压调节器）、高速内存（混合键合到逻辑）、光 I/O（Hi-ONE）从芯片边缘迁移到 “垂直表面”，让这些资源也变成正比于面积，与计算能力匹配。这是正确的，是已知的封装物理学。

文章作者承认，工具链（电子设计自动化 / EDA 不支持 3D 原生设计）、晶圆间工艺偏差、垂直互连开销、能效问题等都是 “未解决的问题”，文章还自称是一份邀请。

按照新闻内容，2026 年秋季，我们就能在华为 Mate 90 系列手机上看到麒麟 2026 芯片，届时，能效比、发热控制等指标可以被第三方检验，我不认为这会出现明显货不对板、引来全网嘲讽的状况。

关于新闻稿里这句 “预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，所谓 1.4 纳米制程本就已经纯属营销话术，系统里没有任何部件的实际尺寸或间距是 1.4 纳米，所以对标这些玩意的话术几乎是任意的。

总之，如果不用这种哗众取宠的方式进行宣发，那么 “逻辑折叠” 没什么奇特之处，也不是假的。问题归结于华为的宣传部门在搞什么鬼。

参考

1. ^ChinaXiv:202605.00224
2. ^ 参数 τ_transistor 是晶体管的本征开关延迟，τ_circuit 是信号路径的电阻电容传播延迟，τ_chip 是计算和内存访问延迟，τ_system 是端到端的消息和同步时间，没有给出如何从物理参数（例如线长、电阻率、电容、门延迟）计算出 τ 的具体公式。时间常数 τ 是一个跨学科的概念，在不同领域有不同算法，典型定义是，对于一个按指数规律变化的物理量，其变化量达到总变化量的 (1 - 1/e) 或衰减到初始值的 1/e 所需的时间。
3. ^ 例如智能手机
4. ^ 麒麟 9030 Pro，下同

知乎用户 无我梦中 发表

我来逐章逐节的看下华为的这篇论文吧。
这篇论文更多的是一个半技术白皮书 + 战略宣言，不能当一个纯理论技术的论文来看。

补充：为什么说这个是一个**白皮书 + 宣言呢？**其实华为在这篇文章里更多的是在重新组织过去六年的工程经验，并对外讲清楚。在学术上所谓「韬（τ）定律」的数学严格性确实不强，更接近一个跨层统一的工程 KPI，而不是 Dennard 级的理论；但把工艺、电路、架构、系统、软件几个原本各说各话的层面拉到同一个量上讨论，这件事本身就有方法论价值。

LogicFolding 的工程参数贴着今天 hybrid bonding 的极限走，方向和 TSMC SoIC、Intel Foveros、AMD 3D V-Cache 是同一条路，差异在 gear ratio≈1 这个具体取舍和 cell 粒度跨 die 设计上——是整合式创新，不是颠覆式创新，但在能落地的范围内做到了紧凑的工程闭环。Unified Bus 和 Hi-ONE 同样是和全行业同步的方向，不领先也不落后。

虽然说关键数字目前都缺乏第三方验证和方法学说明，这是 perspective 这种体裁的常态。

《A Time Scaling Theory for Multi-Layer Electronic Systems》(Tingbo He, Huawei, ChinaXiv 202605.00224v1, 2026-05-25) （16 页）《多层电子系统的时间常数（τ）缩放理论》

论文中的核心论点可以写成一句话：

“用’时间常数 τ’替换’晶体管尺寸 nm’作为半导体行业的统一进步度量与跨层优化目标。”

具体展开是这样一条逻辑链：

1. 因为摩尔定律本质上其实是 “时间缩短” 而不是“空间缩小”——晶体管更小 → 开关更快、互连更短、跨界更少 → 系统时间下降。空间缩小只是减少时间的一种手段。
2. 7 nm 之后，几何缩小的边际收益不行了：速度饱和让本征延迟不再随 L 二次下降，局部互连 RC 已经压过本征 transit time，EUV 折旧支配晶圆成本，单芯片设计预算超 10 亿美元，per-transistor 成本曲线已经走平甚至上翻。
3. 因此应当直接对” 时间” 做缩放：定义一个跨 12 个数量级（晶体管 ps → 数据中心 s）的特征时间常数 τ，把它作为整个计算栈的统一优化目标。
4. 为了证明这套方法可以” 落地”，华为给出了三块证据：

• Kirin 2026 上的 LogicFolding（垂直堆叠 active tier）→ 同节点下密度 +55%、能效 +41%、频率 +13%。
• AI 数据中心上的 Unified Bus（端到端远程访问 ~10s μs → ~100 ns）。
• Hi-ONE 近封装光 I/O 与 3D Folding 解决 2.5D 封装的”N² vs N” 几何困境。

5. 长期推演：到 2031 实现” 等效 1.4 nm” 密度（400+ MTr/mm²），到 2035 AI 硬件集成度增长 100×。

我们注节看一下这篇论文：

第 1 节 The End of the Geometric Era

论文一上来就讲几何缩放已经走到头——经济上的回报和物理上的回报都在枯竭，per-transistor 成本不再下降甚至开始上翻，EUV 折旧吃掉晶圆成本的大头，单芯片设计预算冲到十亿美元上下。这些确实是事实，IRDS、Hennessy 和 Patterson、Horowitz 都讲过同样的话，对于像华为这样被光刻管制的企业，这堵墙来得更早、撞得更狠，这一点作者也直说了

但论文的问题在于，它把 “摩尔定律失效” 和“华为受限”这两件事搅在了一起，很容易让读者误以为整个半导体行业都已经撞上了同一堵墙。但实际上，台积电 N3/N2、Intel 18A 和三星 GAA 等工艺的晶体管密度仍在线性提升，只是每晶体管的成本红利确实在消失，摩尔定律的物理七月可能还没断，经济契约确实裂了。但是论文把 “经济契约破裂” 讲成了 “整条路走到头”，对自己的处境更有解释力，但对全行业是过头了。所以，这种写法更像是一种选择性叙事——本质上是将 “行业共识” 与“自身处境”叠加包装后的产物。把行业共识和自身处境叠在一起，先用共识铺垫，再让自己的解决方案显得是必然出路。

第 2 节 Time, Not Space

第二节是论文哲学浓度最高的一节。作者要立的论点很清楚：摩尔定律真正给用户的好处从来不是” 晶体管更小” 这件事本身，而是它带来的时间下降——所以最自然的做法，是把时间常数 τ 直接拎出来当作进步的度量。frequency、latency、bandwidth、throughput 这些大家平时挂在嘴边的指标，被作者一口气还原成同一个东西在不同层的不同侧面：都是 τ。

这个 framing 听起来有道理，但是问题是它在学界已经被讲了好多年。Hennessy 和 Patterson 那篇 A New Golden Age for Computer Architecture、Horowitz 那篇关于 energy-per-operation 的 ISSCC 报告、IRDS 这几年一直在推的”More than Moore” 路线图，本质上都在说同一件事——单纯靠晶体管缩小已经不够，得回到” 系统真正想优化的那个量” 上做文章。τ scaling 在这个谱系里更像一个新名字，而不是一个新发现。哲学说服力很强，但技术含量并不高。

而且仔细抠一下，这一节其实有一点偷换概念的痕迹。bandwidth 严格说不是一个时间常数，它是” 位 / 时间”，量纲不对；throughput 也不能直接等同于 1/τ，正确写法应该是 throughput = (1 / τ_per_op) × parallelism，并行度这一项被悄悄略掉了。在管理叙事的层面这种简化无伤大雅，但在一篇号称” 自 Dennard 以来第一个全栈共享目标” 的 perspective 里，这种细节上的不严格就显得轻了一些。

所以这一节真正的功能是给老问题换一套统一的语言。这个语言本身有用，能让工艺、电路、架构、系统几个原本各说各话的团队第一次讨论同一个量；但如果指望它达到 Dennard scaling 那种” 给定参数就能定量预测代际行为” 的强度，那就高估它了。

第 3 节 LogicFolding（Kirin 2026 实证）

第三节是论文里最具体、也最容易被截图传播的一节。作者拿 Kirin 2026 当样本，主张 LogicFolding 这套方法能在工艺节点不动的前提下，单代就把晶体管密度从 155 拉到 238 MTr/mm²，同时把性能核能效推高 41%、最高频率提 13%，SRAM 频率提 40% 以上，时钟 buffer 砍掉一半、skew 收窄四分之一、wire length 缩短三成。这一组数字相当抓眼球，单看几乎像是凭空多了一个工艺世代。

工程参数也写得相当具体：hybrid bonding pitch 做到 1.5 μm，对应顶层金属 720 nm 的话，gear ratio 大致接近 1；overlay 控制在 0.5 μm 以内；TSV 的 CD 和 KOZ 都压到 1.5 μm 以下，pitch 6 μm 以下，失效率低于 100 ppm，配合修复机制良率接近 100%。这些数字单独拎出来，没有一个夸张到不合理，但每一个都贴着今天 hybrid bonding 工艺能做到的极限走。

问题是这些数字是怎么被报出来的。论文没有 die photo，没有 SEM，没有 wafer-level 良率曲线，更关键的是，没有 PPA 对比的基线——你拿 +41% 能效、+13% 频率说事，那对照的工艺节点是哪一档？是同一颗 SoC 的上一代平面版本？还是 SMIC N+2 的某个 reference design？论文里全程都在模糊处理。

而且还有一个口径陷阱值得讲。论文给的公式是 2 / (CPP × cell height)，配合 68% 的面积利用率，得到 238 MTr/mm²。最前面那个 “2”——它实际上是把双层 active tier 的晶体管数全部折算到单位 footprint 上。换句话说，这是按封装投影面积算出来的密度，不是按真实 silicon area 算的密度。如果两层硅平摊算，结果根本到不了 238。这种算法在 3D 集成的语境里很常见，并不算欺骗，但从专业上来讲，必须知道你看的是哪一种” 密度”——它衡量的是封装如何利用空间，不是工艺把晶体管做得多小。

能效和频率的数字也有同样的方法学黑箱。+41% 是在什么 workload 上测的？SPEC？GeekBench？某个内部 NPU benchmark？是 iso-frequency 还是 iso-voltage？哪个 corner、哪个温度？这些信息缺失，让这两个数字更像营销结论而不是工程结论。表 1 那一栏标记得倒是诚实——2026 和 2027 标 Silicon，2028 和 2029 标 Pre-silicon——但 Pre-silicon 那两行的 3.71 GHz 和 4 GHz 几乎可以肯定来自 STA 仿真加经验外推，把它们和真实流片的数字并排放在结论里，真的符合学术吗？。

把工艺、设计、EDA 三件事拆开看，LogicFolding 的新意定位也就清楚了。工艺侧它是 face-to-face hybrid bonding，跟 TSMC SoIC-X、Intel Foveros Direct、Sony 在 CIS 上多年的实践是同一个物种，pitch 上还落后头部一两档。设计侧真正有点意思的是把关键路径切到两层 active tier 上、并把 hybrid bonding pitch 做到接近顶层金属（gear ratio≈1）这个工程取舍——这是 LogicFolding 区别于一般 SoIC 概念的地方。EDA 侧则是 cell 粒度的跨 die 划分和跨 die 时序闭环，作者在第 6 节自己也承认了，现有工具链根本搞不定，得自己写。

所以 LogicFolding 不是单点工艺创新，也不是单纯的封装创新，它是 sub-2 μm hybrid bonding + 跨 die 设计方法 + 自研 EDA 这三件事捆在一起的产物。把它讲成一个新工艺名词，会低估它的工程含量；但讲成一个新理论，又高估了它的原创性。它真正的位置是一种 design methodology，借着 hybrid bonding 这件硬件外壳跑起来。

至于结论本身，方向上没什么可挑剔的——把关键路径互连缩短，同时改善密度、频率、能效，物理上完全成立，是几十年来电路设计学得最透的一件事。

但具体到论文给的那一串数字，在没有 die photo、没有第三方测量、没有方法学说明之前，大家会自动打个三成的折扣再用。确实值得相信华为做出来了，但也不值得照着新闻稿去做产业判断。

第 4 节 AI 数据中心 / Unified Bus / Hi-ONE / 3D Folding

到了第四节，论文从单芯片故事切到 AI 集群的故事，画风也跟着变了。

Unified Bus 想做的事情其实很直白：今天数据中心的协议栈是一层叠一层的——主机走 PCIe，机柜内走 NVLink 或者各家自己的私有 fabric，机柜之间走 Ethernet 或 InfiniBand，远程内存访问再叠一层软件 RDMA。每过一层，就多一次协议转换、多一次序列化、多一个 DMA 缓冲、多一次握手。UB 想把这些全部塌缩进一个统一协议，跨 chassis、原生暴露内存语义，硬件管一致性。论文给的成绩单是远程访问延迟从” 几十微秒” 压到” 约 100 ns”，号称 500× τ 缩减。

这个数字看着很猛，但 “几十微秒” 是 TCP/IP 类协议栈的水平。今天但凡上点档次的 AI 集群，远程访问基本都跑在 RoCEv2 或 InfiniBand 上，跨机柜 1–3 μs 是普遍水平，机柜内 NVLink 已经压到 1 μs 以下了。把比较基线选在 TCP/IP，就等于在挑一个对自己最有利的对手。

更关键的是这个 “约 100 ns” 到底指什么没说清楚。如果是 on-package 的 chip-to-chip，那 100 ns 在合理范围里——CXL 和 UCIe 一般在 10–50 ns，片上 NoC 几个 ns；如果是跨机柜的 rack-to-rack，那就有问题了：4.2 节自己讲 Hi-ONE 把光路从 1 米以下延伸到 100 米，光在光纤里大约 2×10⁸ m/s，100 米单程已经差不多 500 ns，往返就是 1 μs——物理延迟本身就把 100 ns 这个声明顶穿了。最讲得通的解释是这个 100 ns 指的是 fabric-coherent rack 内部的协议栈延迟，不算跨机柜传播，但论文没明说，技术上就是误导。

至于 System-as-One-Chip 这个口号，更多是战略愿景而不是技术现实。NVIDIA 这几年一直在讲 “DGX = a single GPU”、”NVL72 是一颗大 GPU”，本质都是同一件事：让一个 fabric-coherent 的机柜在编程模型层面表现得像一颗芯片。UB 是华为版本，方向没错，但把它说成” 前所未有” 是不对的。

总的来说这一节方向我相信，但 100 ns 这个数字的口径我倾向于把它定性成” 故意模糊”。

Hi-ONE 是配套 UB 用的近封装光引擎，单模块 8 Tb/s，把电 SerDes 的走线从 100 cm 缩到 5 cm，机柜间光路从 1 米以内拉到 100 米。这一节技术上没什么可挑剔的，因为它和全行业是同步走的。8 Tb/s / 模块这一档，2026 时间线上 Broadcom 的 CPO、TSMC 的 COUPE、Ayar Labs、Lightmatter 都在 4–8 Tb/s 区间，激进但不夸张。设计哲学上选了线性驱动光学——不上重型 DSP，靠模拟均衡和上层协议容忍更高 BER 来换功耗、成本、集成复杂度——这是 OFC/ECOC 这两年的主流方向，Coherent、Marvell、Intel、Broadcom 都已经有产品在跑。容忍 BER 配合 PAM4 + RS-FEC 加上 UB 协议层的重传，trade-off 是熟知的，没有什么新东西。

要挑刺也不难：关键工程参数全部缺失。BER 目标多少？pJ/bit 多少？温度循环可靠性？激光器 MTBF？光纤是单模还是多模？成本结构？这些信息在公开 perspective 里不写很正常，但意味着读者无法判断 Hi-ONE 比对手好在哪里。

这一节技术方向跟得上全行业，但谈不上领先。华为选了” 近封装” 而不是更激进的”co-packaged”，这是个保守、工程化、可能更现实的判断。算它” 局部领先加重新命名”——核心物理和拓扑都跟产业主流一样，差异在工程取舍。

这篇论文里只挑一段值得讲的东西，就是 4.3 节那个 N² vs N 论证。

它讲的事其实很简单，但讲得很干净。一颗常规 2.5D AI 芯片：逻辑 die 在中央，HBM 堆栈和 SerDes 排在 die 的边上，VR 围在封装外圈。每一根存储信号、每一根互连信号、每一安培供电电流，都必须从 die 的边穿过去才能到内部。设 die 边长 N，那么计算能力随 N²（面积）增长，但内存带宽、I/O、供电这些走 2.5D fan-out 的资源只随 N（周长）增长。两条曲线发散得越来越厉害，再先进的逻辑工艺也救不了——晶体管层面的进步永远填不上一个拓扑赤字。

这个观察不是华为独创，Marvell、Eliyan、TSMC、Apple 都看到了，NVIDIA Blackwell 用双 die 加 bridge 就是为了延伸 perimeter。但论文把它讲得最清楚，最像物理论证。这是全文里唯一让我觉得” 哦这个观点值得直接抄进 PPT” 的一段。

3D Folding 的解决思路也很自然：把那些被边长困住的资源迁到” 面” 上。供电走 backside power delivery 加上 IVR，存储靠 hybrid bonding 直接堆到逻辑上面，光 I/O 用近封装 Hi-ONE 从边上挪开。一旦这些资源从周长迁到面上，它们就跟计算一起按 N² 缩放了，N² 对 N 的失衡被恢复成 N² 对 N²。

方向上我完全同意。但这条路绝不是免费午餐，而论文对代价的处理过于轻描淡写。双 active tier 一叠，下层的散热立刻成问题——功率密度直接 2×，但热阻只能从背面或 TSV 走，不能再从顶部 heatsink 散出去，下层 die 的 junction temperature 在 TDP 工况下会比单层高多少，论文一字不提。良率是几何级数恶化的：bond yield × KGD yield × bond yield，每多堆一层乘一遍。bond 之后的故障定位和测试到今天都没有真正成熟的方案，IEEE 1838 还在演进；维修基本上等于报废，一颗 die 出问题整片硅就废了，这对成本模型是致命的。再加上 hybrid bonding 设备贵、多次 bonding 的成本远高于换一档先进节点的成本、CTE 失配带来的长期可靠性、TSV 引入的应力对沟道 piezo 效应的影响——每一项都是真实的工程难题。

论文在第 6 节把这些问题列了一遍，态度是诚实的，但论文对热、良率、测试三件事的处理乐观得过头了。

第 5 节 Logic and Memory Re-Fusion

这一节是论文里产业味道最浓的一节。作者讲了一段产业史：以前行业有意把处理器和内存解耦，靠标准化的内存总线把两边劈成两个独立的产业，各自沿着摩尔曲线狂奔。处理器一边卷工艺、卷频率，内存一边卷容量、卷带宽，井水不犯河水二十年。到了 AI 这一代，故事反过来了——计算密度的爆炸把存储的带宽、延迟、功耗、封装一起逼到墙角，HBM、hybrid bonding、3D 堆叠 SRAM 这些技术不是各自独立的演进，而是同一件事的不同表面：在 AI workload 下数据移动跟计算一样要紧，逻辑和内存被重新挤回到紧耦合的物理一体里去。话语权也跟着从纯逻辑厂商往内存厂和封装厂这边移。

这个判断其实很常见，HBM4 已经在路上，AMD 的 3D V-Cache 早就量产了，CXL 在搞 memory pooling，SK Hynix 的 MR-MUF、三星的 X-Cube、Sony 和三星在 CIS 上把 DRAM 直接堆到传感器下面——所有这些都在讲同一条路线。论文这一节没有引用任何具体工作，只是把行业已经在做的事用 τ scaling 的语言重新讲了一遍。从学术贡献角度看，这一节的原创性几乎是零。

但它的产业战略价值很大，只是这个价值不在论文表面。仔细读最后那句 “enduring success… will accrue to those who can fuse logic and memory technologically and establish an economic partnership”，再加上 “by rendering the cross-layer cost of every separation visible, τ scaling ensures that the problem cannot be deferred”——这其实是在向上游伙伴喊话。具体喊给谁呢，长鑫、长江存储、华虹、中芯国际，加上华为自己的封装体系。台词翻译过来大概是：你们各家不能再各扫门前雪了，AI 这一代的赢家必须是逻辑、内存、封装捆在一起的命运共同体，分账机制也得一起谈。

第 6 节 Open Challenges

在我看来是全文质量最高的一节，恰恰因为它反过来——前面五节都在立论，这一节专门讲哪些事还没解决。这种诚实在企业白皮书里不太常见。

作者把没解决的事一条条拎出来。EDA 工具链首当其冲：现在的工具是为 area / timing / power 三轴独立优化设计的，要让它把多片堆叠的 die 当作一个连续设计实体来处理——在 cell 粒度上跨 die 划分、在整个三维体积里统一做 placement、跨 die 路径上做 timing closure，还要把垂直互连的寄生参数、KOZ 排除区、晶圆间工艺差异联合建模——传统 2D 训练出来的 EDA 根本顶不住。论文说自己内部有了”prelim 工具能跑出有用结果”，方法学细节会陆续发表，但话里话外承认一件事：τ-native 的 EDA 是未来十年最重要的单一投入。

跨晶圆工艺差异是另一件硬骨头。LogicFolding 把不同 lot 甚至不同节点的晶圆 bond 到一起，Vth、I_drive、互连 RC 这些参数在晶圆间的差异显著大于片内差异，最先受伤的就是时钟分布和 hold 余量。靠 smart redundancy、自适应补偿、τ-aware 签核流程能不能压住，是工程问题，不是理论问题。

垂直互连本身有代价这件事也讲得很到位。每一根 hybrid bond、每一个 TSV 都带着自己的 R 和 C，TSV 的 KOZ 还要把周围的标准单元挤开。所以 LogicFolding 不能盲目堆层，必须满足一个简单的不等式：fold 带来的 τ 节省，要大于它本身引入的 τ 代价。论文给了一个示意公式 τ_benefit > τ_cost，目前在移动端关键路径和存储上这道阈值已经过了，但阈值是 workload 相关的，bonding pitch 缩小一档、阈值的位置就会跟着移。这种自我约束的态度比前几节大谈数字健康得多。

然后是能源这件事，作者写了一段：τ 是时间律，不是焦耳律。一个 super-node 跑得快 10×、功耗也涨 10×，从 τ scaling 的口径看不违反任何原则，但电网受不了。这就把一个潜在的批评提前堵住了——τ 优化本身不能回答能耗问题，必须搭配 memory-semantic fabric、CPO/NPO、backside power、近存计算、数据中心级 DVFS 这一整套能耗配套才完整。论文还顺手提了一句”τ headroom 本身就是 energy headroom”——意思是把 τ 的余量交易回功耗，这正是当年智能手机续航的实现方式。

最后是 benchmark。Linpack、MLPerf、SPEC 这些工具都是为” 一个 workload 一个标量” 的时代设计的，τ scaling 的世界需要的是 τ-profile——一组向量，把每一层的主导 τ 和剩余 headroom 暴露出来，这样下一笔投资就能精准地砸在最瓶颈那一层。这个思路是对的，但行业 benchmark 的标准化要靠多家协同，不是一家公司能推动的。

承认这么多局限，是优秀技术论文的标志。但反过来读这件事就有点意思了：前几节那些”+41% 能效”、”500× τ 缩减”、”100× by 2035”、”by 2031 等效 1.4 nm” 的结论，是建立在 EDA 还没成熟、跨晶圆变异还没驯服、能源配套还在分头攻关、benchmark 还没标准化的现实之上的。论文一边在结论部分把路线讲得几乎已成定局，一边在 challenges 这节承认基础设施全都没就位——这两件事并存的时候，路线图的可信度自然要打折。第 6 节越诚实，越反衬出前几节有点过急。

这一节作者也直说了”no single organization can address them alone”，要 foundry、设备、EDA、系统伙伴一起来。这一笔写得比第 5 节那段话更坦率：他们清楚自己一个人扛不下来。

第 7 节 Roadmap and Future Claims

这一节直接就是路线图了——晶体管密度从 155 一路推到 2031 年的 400+ MTr/mm²，Kirin 性能核频率 2029 年到 4 GHz，AI 硬件集成度到 2035 年涨 100×，最后甩一句” 下一个美元应该跟着 τ 走，不要跟着节点走”。这一段话写得很有感染力，但它不是论文结论，是企业宣言。

最容易被截图传播的是表 1 那串频率数字：Kirin 9000s（2023）2.6 GHz、9020（2024）2.65、9030 Pro（2025）2.75、Kirin 2026 用 LogicFolding 上到 3.1，然后一路 3.39（2027）、3.71（2028）、4.0（2029）。前四行都标 Mass product 或 Silicon，后两行明确写着 Pre-silicon——也就是说，3.71 GHz 和 4 GHz 几乎可以肯定来自 STA 仿真加经验外推，不是真硅片测出来的。把 pre-silicon 数字和量产数字并排放进同一张表、然后在结论里把 “4 GHz by 2029” 当成既定事实来引用，这种做法在企业 roadmap 里是常规操作，但放在一篇 perspective 的结论部分，是越线的。

“2031 等效 1.4 nm” 这句话是另一个会被反复转述的钩子，但它的等效口径很窄。前面 LogicFolding 那一节已经讲过了——这个等效是按封装投影面积折算的密度等效，不是真节点等效。它不等于频率等效，不等于能效等效，更不等于成本等效。如果你拿同样工艺节点、同样 LogicFolding 工艺去和未来 TSMC N1.4 比，频率会落后一档，单晶体管成本因为多次 hybrid bonding 还可能更贵。媒体把”2031 等效 1.4 nm” 翻译成”2031 年华为追上 TSMC” 是完全错的。

“100× by 2035” 这个数字最虚。基准点是哪一年？单位是什么？——SerDes 总带宽？晶体管总数？HBM 容量？aggregate FLOPS？rack 级算力？论文一字未提。任何一个号称” 未来 N× 增长” 的数字，没有清晰的基准和单位，本质上都是诗意。

最后那句”the next dollar should follow τ, not nodes” 是这一节最响亮的一句话，也是这篇论文里最像广告词的一句话。是写给资本市场和监管者听的 positioning——告诉投资人和产业政策制定者，封装、内存带宽、fabric 设计现在配得上头部光刻节点曾经独享的战略权重。这句话本身有道理，但它的功能是重新定义” 竞争力” 的定义，而不是给出一个可验证的判断。

所以这一节读的时候得按企业白皮书读——把 pre-silicon 当 roadmap 看，把 100× 当 vision 看，把” 等效 1.4 nm” 当沟通话术看，把那句” 美元跟 τ 不跟节点” 当对外 positioning 看。这一节的功能不是说服技术圈，是说服资本圈和产业链圈。

τ scaling 本身

τ scaling 与既有概念的对应关系：

可以看到，τ scaling 没有引入任何新物理量，每一项都对应已有概念。它的贡献在” 统一标尺”，这确实有真实的工程价值，但…

把这篇论文全读完之后再退一步看

作为学术论文，它达不到一线水准。τ 没有严格的数学定义，那个 τ = f(τ_transistor, τ_circuit, τ_chip, τ_system) 写出来更像是示意图而不是公式，f 长什么样、怎么组合、加性还是 max 还是路径积分，全文一字未提。代际公式 τ_{i+1} = τ_i / α 看起来像 Dennard scaling 的孪生兄弟，但 α 是经验值，不是从物理推出来的。所有关键数据——+55% 密度、+41% 能效、+13% 频率、500× τ 缩减、100× 集成度——背后都没有方法学描述、没有 die photo、没有 SEM、没有第三方测量，独立可复现性几乎为零。引用只有六条，明显没有覆盖 SoIC、Foveros、HBM、CXL、CPO、monolithic 3D 这些最直接相关的工作。投 ISCA 或 ISSCC 的 research track 几乎肯定被拒；投 IEEE Micro perspective 或 CACM viewpoint 应该能进。

作为工程路线论文，要扎实得多。LogicFolding 给了一组具体的工程参数：hybrid bonding pitch 1.5 μm、overlay 0.5 μm 以下、TSV CD 和 KOZ 1.5 μm 以下、pitch 6 μm 以下、failure 100 ppm 以下；提出了 gear ratio≈1 这个有工程意义的设计原则；4.3 节那段 N² vs N 的几何论证清晰干净，是全文最像物理论证的部分；第 6 节 open challenges 写得诚实——直接承认 EDA 不够、跨晶圆变异未驯服、垂直互连本身有 RC 代价、能源是另一个问题、benchmark 还没标准化，这五件事一件没回避。这种诚实在企业白皮书里不常见。但它和数据不可复现这件事是矛盾的——你既然承认基础设施都没就位，那前面那些”+41%“、”500×”、”1.4 nm equivalent” 是怎么算出来的？这个张力没法弥合。

作为产业战略宣言，它非常成功。把工艺、封装、互连、AI、SoC 全部串到一个统一叙事里，对供应链、资本市场、监管者、合作伙伴同时喊话，路线图明确。第 5 节那段对内存和封装伙伴的邀请、第 6 节对 EDA / 设备 / foundry 协同的期待、第 7 节那句” 下一个美元应该跟 τ 走，不要跟节点走”——每一段都精准对应一个外部受众。哪怕你不同意每个数字，你也能理解华为下一个十年要往哪走。

作为对外宣传文本，几乎完美。”τ 不 nm” 这句口号能用十年；381 颗量产芯片是硬数据，把方法论挂在量产规模之上，可信度立刻不一样；1.4 nm equivalent 是钩子；100× by 2035 是想象空间；LogicFolding / Unified Bus / Hi-ONE 是三个可以分别立项、分别采访、分别讲故事的产品名。每一个名字都自带传播能力。宣传分 9/10。

类似 2014 年 Horowitz 那篇 Computing’s Energy Problem 在产业里的位置：大家都引用，但实际路径未必如它所述。

它最大的价值是把” 先进封装 + 设计方法 + 光互连 + 系统 fabric” 这一组原本各自演进的方向，在一个统一话语框架里讲完了，并且面向中国半导体被光刻卡脖子的现实，正式宣告了一条” 不靠 EUV 也要前进” 的方法论路径。

它最大的问题是理论强度被过度包装。τ scaling 在数学上达不到 Dennard 级，但被放在 Dennard 级的位置上谈。” 远程访问 100 ns” 那个声明的口径含混，可能造成长期误导。所有关键数字都没有第三方验证，pre-silicon 数字进了结论部分，” 等效 1.4 nm” 在没有澄清等效维度的情况下就写出来。这些事单看都不算大错，但加在一起，会让真正读懂行的人对这篇文章的可信度打折——而读不懂行的人则会被它的口号带歪。

知乎用户 稗田椎菜 发表

早上的時候就有人在群裡 at 我，說想讓我「銳評」一下。白天沒時間，下班後查了一圈資料。結論很簡單：這件事不是完全沒技術含量，但真正突破的地方，是命名和敘事能力。

目前公開資料是説，華為發表了「韜（τ）定律」，主張以「時間縮微」取代「幾何縮微」，透過邏輯折疊等技術縮短信號傳播時延、提升晶體管密度，並聲稱過去六年已基於這一路線設計並量產 381 款晶片，2026 年秋季的新麒麟晶片會率先採用 LogicFolding，2031 年高端晶片密度可達到 1.4nm 製程同等水平。這些是華為自己的公開說法，不是我編的。

問題在於：技術方向是真的，但「新定律」一點也不「新」。

按照目前公開描述，所謂 LogicFolding 本質上是把原本平面展開的邏輯 / 記憶體 / 類比等電路，透過 hybrid bonding、TSV 等方式堆疊，來縮短 wire length、降低 RC delay、提高有效密度。這個方向不是華為首創，更不是今天才被半導體業發現。比如我們看 AMAT 對 hybrid bonding 的描述就是：

The latest packaging innovation, hybrid bonding, allows a direct connection between chips or wafers. Compared to TSVs, hybrid bonding will enable further increase in performance and reduce power consumption further. In hybrid bonding, die are stacked one on top of the other, and extremely fine pitch copper-to-copper interconnect is used to provide the connection between these die.

在 Hybrid bonding 這件事上，先行者是 SONY。最早的 Hybrid bonding，是直接把兩張 wafer 堆疊在一起，被稱作 wafer to wafer（W2W）。

Sony 在 CMOS image sensor 上早就量產 stacked BI-CIS，2012 年開始 stacked BI-CIS 量產，2015 年發展 Cu-Cu hybrid bonding，2022 年還提出三層 stacked device。換句話説，hybrid bonding 根本不是華為搞出來的新發明。

現在業界在發展的是 Die to wafer（D2W）。

TSMC 的 SoIC 官方介紹裡就明確寫著，它是用 ultra-high-density vertical stacking 來做 heterogeneous chiplet integration，可用 known-good die，不同尺寸、不同功能、不同製程節點的 die 都可以整合；bond pitch 從 sub-10 µm 起步，目標就是更小尺寸、更高頻寬、更好 PI/SI、更低功耗。這是典型的 D2W process。因為缺少技術細節，我們目前無法判斷華為用的是 W2W 還是 D2W（理論上來説 W2W 也具備除了 known-good die 以外的其他所有優勢），但至少和華為宣傳的「縮短傳播延遲、提高有效密度」不説相似，只能説完全相同。

當然 Intel 也沒閒着。Intel Foundry 對 Foveros Direct 3D 的說法是：使用 hybrid bonding，做到 sub-10 µm bump pitch，以提高互連密度和 stacked-chiplet 性能；並且透過多階段測試和 die sort，盡量保證只有 known-good die 進入封裝。這也是 D2W 的典型 case，你會發現大家想要達成的目標是一樣的。

所以説所謂 τ 定律首先並不是一個和摩爾定律同級的自然規律，而是把後摩爾時代的既有工程方向——3D stacking、hybrid bonding、chiplet、互連優化、封裝、記憶體頻寬、系統協同設計——重新包裝起來的一套營銷術語。

當然，這個包裝並非毫無價值。中國現在最大的問題不是不知道 EUV 好，也不是不知道 2nm、A14 好，而是拿不到最先進光刻與配套生態。TSMC 的 N2 也已在 2025 年 Q4 開始量產，A14 也已計畫 2028 年量產，且相對 N2 有最高 15% 同功耗速度提升、最高 30% 同速度功耗降低、超過 20% 邏輯密度提升。在這種背景下，華為只能把吹的方向從「誰的線寬更小」改成「誰的系統時間常數更小」。但這當然不代表「從此不需要先進製程」，也不能讓 DUV 變成 EUV。

正因如此，吹成「半導體新定律」「改寫全球規則」就很滑稽。尤其是「晶體管密度達到 1.4nm 等效」這句話就非常搞笑。目前業內的共識是在同一張 wafer 中做的密度才有相互比較的意義。你把兩張疊在一起然後直接説密度翻倍，那你就要當心人家拿兩張先進製程疊起來按你的算法繼續吊打你——當然，我更相信 TSMC 根本不屑於下場。

所以要我説的話，τ定律最有價值的地方，是它選對了後摩爾時代的一個真方向，遠好過在 DUV 工藝上繼續屎上雕花；但這同時也是最可笑的地方，是把全行業都在做的方向，包裝成自己首次提出的「新定律」。

想起來一個事情。知道為什麼 SoIC 和 Foveros 現在都是 DRAM + Logic 的組合，從來沒有人做 Logic + Logic 嗎？很大一個原因是散熱不行。可以參考 AMD 那幾個 X3D 對比同款不帶 X3D 型號的 TDP 以及温度牆限制。雖説是手機處理器但兩個 Logic 疊在一起我還是不太敢想。保守估計能有單個的 1.5 倍性能就謝天謝地了。

知乎用户 小木头 发表

不看广告，看疗效，

如果华为真能在今年实现 230 多的密度。

那我就在 mate90 发布后。买 2 部表示支持。

ps，华为不担心这个消息发出去，影响现在的手机销量吗？

知乎用户 彩虹 kingdom 发表

好家伙，这是啥意思，今年的性能比 9030pro 巨大提升？

我去，难怪何老大出来亲自讲，今年就能干到 238MTr/mm2，这一步到位密度直接干到 3nm 了，明年 250MTr 的样品也有了 (明年量产这会儿有样品非常正常)。2031 年密度再次飞跃密度直接到 400 那必然是 EUV，符合预期，国产 EUV 光刻机差不多就得 2031

知乎用户 拿 NUC 当板砖 发表

上次沸腾还是什么光刻厂力大砖飞，后来厂去哪儿了我也不知道

知乎用户 三尖烈焰刀​​ 发表

意义很大，这是中国在全球半导体领域首次提出指导产业发展的新原则。

感觉像六代机一样走在世界前面了。

基于该定律，华为过去六年已成功设计并量产了 381 款芯片。

华为能把这个拿出来说，说明有些东西是真的突破了。

知乎用户 昨日的誓言 发表

有个事，不知道大家还记不记得。大约半个月前。新闻联播播了一个新闻。有位大领导去视察了华为在上海练秋湖的芯片实验室。任正非何庭波等华为高层也在新闻联播露脸。

大领导在考察的时候，说了一段话:“科技领军企业不光要做好＂从 1 到 100＂的成果转化，更要敢啃＂从 0 到 1＂的原创难题，要从源头和底层去解决技术问题。”

然后再结合这位大领导的职务之一是中央科技委员会主任。

当时就隐隐感觉到，华为应该是憋了一些大招。

果不其然，今天这个大招就正式亮相了。

知乎用户 现实主义理想者​​ 发表

有一说一，我在知乎一直被骂 “沸腾党” 和“知名海军”，但我完全无法想象海思居然能有如此巨大的突破。

一方面，何庭波总裁提出的时间缩微和逻辑折叠，具体技术路径我还看不太懂；

更重要的是另一方面，海思提出的目标实在太激进、太强大、太难以想象了！

今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。
预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

说实话，原本我一直认为，duv 多重曝光做到麒麟 9030Pro 基本到头了。

所以我在知乎不止一次说过，要做好 EUV 到位前麒麟提升不大的心理准备。

但我万万没想到，海思居然有更新更底层的技术突破。

按照海思给出的规划，2031 年晶体管密度做到 1.4nm 的水平，这是什么概念？

台积电 2022 年量产 N3B，2023 年量产 N3，3nm 节点一直用到现在。

N2 工艺 202 年开始试产，预计台积电今年（2026 年）秋季量产 2nm，不出意外 2nm 工艺也要用三四年。

按照台积电的路线图，2029 年试产或量产 1nm 级别的 A13/A12 工艺，实际量产时间还可能推后一两年。

诚然晶体管密度并不等于制程工艺的全部，但如果海思 2031 年如期量产 1.4nm 工艺，华为芯片整体表现就可能追平甚至反超全球最顶级水准！

事实上，海思不仅放出了狠话，还给出了晶体管密度和主频升级的 PPT。

图上 2023~2024 对应的应该是 N+2 工艺及其优化版本，晶体管密度 120 + 跟实际量产情况基本吻合；

2025 晶体管密度提升到 155，主频提升到 2.75GHz，这也跟麒麟 9030Pro 的情况一致；

按照海思的 PPT，今年的麒麟 9050 将实现性能的巨大跃升：

晶体管密度暴增至 238，主频提升至 3.1GHz。

我完全无法想象这是怎么做到的，国产 EUV 到位并量产应该至少要到 2027，键合或 3D 封装恐怕也提升不了这么多，可能这就是海思的新技术吧。

同样诡异的是，后续 2028~2030 按理来说这段时间足够 EUV 落地了，麒麟的晶体管密度反倒是小幅提升。

直到 2031 年麒麟又迎来一波巨幅升级，晶体管密度提升到 400+，主频提升至 5.0GHz。

参考台积电 N2 晶体管密度大约 313，A14 提升 20%~25% 也就是至多 390。

如果海思 2031 真能做到 400+，确实是对标台积电 A13/A12 的水平，海思所说的 “2031 年晶体管密度做到 1.4nm 水平” 应该指的就是这个。

诚然晶体管密度和主频并不是一切，移动端能效表现更加关键。

但海思直接把麒麟后续升级幅度摆在明面上，商业上可能有负面影响不说，同时也是给自己立下了军令状。

这波真的太勇了，我个人无比期待后续。

更新：

发布会更多信息来了，部分 PPT 将原理和升级幅度解释的比较清楚了：

上下两颗 die 叠加，有点类似 AMD 的 X3D，不同的是上面键合的不是存储而是逻辑电路。

这种思路对时延和散热会有很大挑战，但既然敢放，敢量产，必然是工程上已经解决了。

目前看 2026~2030，菊厂应该是用 DUV + 双 die 叠加的方式解决了性能问题，最大限度绕开了制程工艺几何微缩的瓶颈。

2031 那波巨幅升级，不出意外应该是导入了国产 EUV。

有一说一这个量产进度比预期要晚，不过今年性能升级巨大，确实可以不着急提升慢慢打磨 EUV。

而且麒麟的升级还不是最关键的，最值得沸腾的是这个：

昇腾 950 目前生态和工具链有很大好转，伴随着 DeepSeek V4 的推训效率优化如今已经供不应求。

Atlas960 算力暴增 7.5 倍，即使有互联规模扩大一倍的功劳，提升幅度也已经够离谱了。

2030 年的下一世代 Atlas 更是算力达到 Z Flops，是 Atlas950 的 125 倍，妈的这是什么外星科技？

就算互联规模能再扩大一些，这个提升幅度也太夸张了吧。

难道 2030 年就导入 EUV？正常来说新工艺不是应该现在麒麟等小芯片打磨好良率再上计算卡等大芯片吗？

可能昇腾这边也有新技术吧，这波我是真沸腾了。

我能想到的可能性是，国产 EUV 导入可能 28~29 年搞定了，但前期只能用在单芯片上。

麒麟还在用双 die 叠加，所以上 EUV 进度可能反而比计算卡晚。

再再更新：

看了何庭波总裁的论文，华为这套双堆叠键合的性能提升真的太猛了。

论文给出的数据，是根据已经落地的麒麟 2026（不出意外的话商业命名应该是麒麟 9050）的实测：

晶体管密度从麒麟 9030 Pro 的 155 MT/m² 跃升至 238 MT/m²，单代提升 55%，几乎相当于三年常规迭代的升级幅度。

更夸张的是能效也是大跃进，SoC 性能核能效提升 41%！

这些提升在固定工艺节点上实现，不依赖新的光刻步骤，而是通过三维逻辑空间分布的重组达成。

我把 AI 翻译的论文全文贴出来，大家可以自行查看：

标题：一种面向多层电子系统的时间缩放理论（τ缩放）

作者：何庭波（华为）

摘要

六十年来，摩尔定律的几何缩放推动了半导体行业的进步。但这一行业契约已不再成立：纯粹靠缩小尺寸带来的收益已经趋于平缓，领先节点的芯片设计预算已超过每颗芯片十亿美元，而最先进节点上每晶体管的成本也不再下降。本文提出了一种新的缩放原则——τ缩放，即将时间本身（而非晶体管面积）作为衡量进步的主要指标。我们定义一个统一的时间常数 τ，作为从开关晶体管到数据中心工作负载、跨越十二个数量级的优化目标。本文展示了两个量产级验证成果：

• 在移动 SoC 上，LogicFolding（一种将数字、模拟和存储电路垂直分布在多个堆叠有源层中的设计方法）在固定工艺节点上实现了 55% 的晶体管密度提升和 41% 的能效提升。
• 在 AI 系统上，协同设计的统一总线（Unified Bus）、近封装光引擎 Hi-ONE 以及 3D 折叠（3D Folding） 技术，预计到 2035 年可实现超过 100 倍的硬件集成度增长。

本文更深层次的贡献在于方法论：τ缩放是自 Dennard 缩放以来，首个为整个计算堆栈建立统一优化目标的缩放原则。

正文

1. 几何时代的终结

过去，半导体行业的唯一任务是不断缩小晶体管。戈登 · 摩尔 1965 年的观察——晶体管密度每两年翻一番——在十年后由罗伯特 · 登纳德通过缩放理论加以完善：按比例缩小电压和尺寸可维持恒定电场。几何缩放与 Dennard 缩放共同推动了近五十年的能效和单位成本性能的指数级提升。

然而，这一进程在 2005 年左右开始瓦解：电压不再随特征尺寸按比例缩小，暗硅时代开启。几何缩放虽借助 FinFET 和 GAA 架构延续，但 7nm 之后，纯尺寸缩放的收益已趋于平缓。原因包括：速度饱和、寄生电阻电容占主导、掩模成本上升、EUV 折旧、设计规则复杂度激增，2nm 节点单芯片设计预算已超十亿美元。

经济后果同样严峻：先进节点上每晶体管成本不再下降，甚至开始上升。行业契约已不再成立。

对于华为半导体而言，这一转变还伴随着对最先进光刻设备的受限访问。六年前，几何路线图进入平台期，迫使我们面对一个更根本的问题——而整个行业最终也必须正视这一问题。

2. 时间，而非空间：摩尔时代的真正货币

从最终用户的角度看，摩尔定律的本质从来不是几何。更小的晶体管切换更快，更密的互连线缩短信号传输距离，更高的集成度减少数据跨越边界的次数。每一代工艺本质上交付的是时间的压缩——从皮秒到纳秒、从纳秒到微秒、从微秒到秒。空间缩放只是压缩时间的工具。

由此，一个显而易见的重新定义浮现：应以时间本身作为主要指标。我们可以在堆栈的每一层（晶体管、电路、芯片、系统）定义一个特征时间常数 τ，并将其缩减作为统一的优化目标。几何缩放只是缩小τ的众多技术之一，而非唯一。

这就是τ缩放，本文将其提出作为几何摩尔缩放之后的半导体演进指导原则。形式上，τ被构造成一个分层结构：

τ=f(_τ_transistor​,_τ_circuit​,_τ_chip​,_τ_system​)

τ的工作范围跨越约 12 个数量级的时间（皮秒到秒）和空间（纳米到公里）。每一层都有不同的机制来减少τ：

• 晶体管层：本征开关延迟，通过迁移率增强、应变工程、高 k 金属栅、GAA 等解决。
• 电路层：RC 传播延迟，通过更低电阻率的导体、低 k 介质、垂直集成缩短线长解决。
• 芯片层：计算和访存延迟，通过架构选择、流水线深度、存储层次、片上网络解决。
• 系统层：端到端消息和同步时间，通过互连拓扑、协议栈、交换结构解决。

τ的层间递推关系为：

τn+1​=_ατn_​​​​

其中α与具体应用相关。量产经验表明：对功耗受限的移动设备，α ≈ 1.3×/ 年；对安全关键型自动驾驶系统，≈ 1.5×/ 年；对 AI 工作负载，可达 10×/ 年。

τ作为一个统一指标的价值在于：它是整个堆栈共有的度量单位。工艺工程师、电路设计师、系统架构师可以用相同单位讨论同一个量。τ是打通端到端堆栈协同优化的语言。

3. LogicFolding：一个移动 SoC 的验证点

τ缩放的第一个量产级测试在移动领域完成。智能手机 SoC 中单颗芯片即构成完整系统，没有多插槽并行能力，所有性能来自单芯片，功耗仅几瓦，受手持设备热限制。

在 2020 年后，当先进节点受限时，核心问题是：在节点固定的情况下，如何继续实现代际提升？

答案是 LogicFolding。

定义：LogicFolding 是一种将数字、模拟和存储电路垂直分布在多个堆叠有源层中的设计方法，旨在按照τ缩放原则联合优化性能、功耗和面积。

LogicFolding 放弃了平面假设。关键路径上的逻辑门被分布在两个（最终更多）垂直堆叠的有源层中，通过超细间距混合键合连接。信号线大幅缩短，寄生 RC 锐减，时钟偏斜减小，芯片在同一节点上以更高频率运行。

在麒麟 2026 上的实测结果：

• 晶体管密度从 155 MT/m² 跃升至 238 MT/m²（单代提升 55%），相当于过去三年的几何缩放。
• SoC 性能核能效提升 41%，最高时钟频率提升近 13%。
• SRAM 工作频率提升超过 40%。
• 代表性核心上，时钟缓冲器数量减少 50%，时钟偏斜减少 25%，线长缩短约 30%。

这些提升在固定工艺节点上实现，不依赖新的光刻步骤，而是通过三维逻辑空间分布的重组达成。

4. 从皮秒到微秒：AI 数据中心中的τ缩放

AI 训练和推理占据了τ谱系的另一端：不是单芯片，而是成百上千颗芯片共同构成一台机器。答案是肯定的——只要τ被作为系统级目标、并贯穿整个链条应用。

两个关键事实：

1. AI 系统持续增长：从单芯片到数十、数百、数千颗芯片。
2. AI 系统的能量和物料成本主要被数据移动主导：>80% 的能耗、>70% 的成本用于数据存储和传输。

τ在 AI 规模上的实现通过三个协同层：

• 统一总线（Unified Bus）：单一协议实现跨机箱的完全对等网络，原生暴露内存语义。端到端远程访问延迟从数十微秒降至约 100 纳秒，系统τ减少约 500 倍。
• Hi-ONE：近封装光引擎，每模块 8 Tb/s，匹配 AI 芯片的 UB 带宽，将 SerDes 距离从~ 100cm 缩短到~ 5cm，传输距离从 < 1 米扩展到 100 米。
• 3D 折叠（3D Folding）：解决 2.5D 扇出困境（计算面积∝N²，而带宽 / IO / 供电仅∝N）。将供电、高速内存、光 I/O 从芯片边缘迁移到垂直表面，使其同样按 N² 扩展。

从 2026 到 2035 年，硬件集成度预计增长超过 100 倍。

5. 逻辑与存储：从解耦到再融合

在 8086 时代，行业通过标准化内存总线有意将处理器与内存解耦。AI 时代正在逆转这一趋势。计算密度的持续扩张将内存带宽、延迟、功耗和封装推向极限。HBM、混合键合、3D 堆叠 SRAM 都是逻辑与存储重新走向紧密物理集成的症状。

技术方向明确，但经济格局尚未确定。AI 硬件时代的持久成功将属于那些能在技术上融合逻辑与存储、并建立经济伙伴关系的人。

6. 开放挑战

• 工具链与方法论：现有 EDA 工具面向平面时代，需要τ原生的、多物理场、3D 原生的工具链。
• 晶圆间工艺变异：不同批次甚至不同节点的晶圆之间在 Vth、驱动电流、互连 RC 上的差异更大，需要智能冗余、自适应补偿等机制。
• 垂直互连开销：每层 LogicFolding 必须通过不等式验证：τ收益 > τ惩罚。
• 能量问题：τ是时间定律，不是焦耳定律。需要能量伴生机制（如背侧供电、近封装光学、存内计算等）。
• 基准测试：需要τ轮廓基准（τ-profile benchmarks），暴露每层的主导τ及剩余裕量。

7. 六年回顾，十年展望

2020 年 5 月至 2026 年 5 月，华为半导体设计并量产了 381 颗芯片，覆盖移动、AI、汽车、工业、基础设施市场。τ缩放论点经受住了考验：

• 晶体管密度从 155 提升到 2031 年预计超过 400 MT/mm²。
• LogicFolding 在固定节点上证明了关键路径频率、能效、密度可继续提升。
• 统一总线和 Hi-ONE 将通信τ从数百微秒压缩到数百纳秒。

到 2029 年，CPU 性能核心频率预计达到 4 GHz 甚至更高；三到五年内，麒麟 SoC 能效预计翻倍以上；到 2035 年，AI 硬件集成度预计增长超过 100 倍。

τ缩放是自 Dennard 以来第一个为整个堆栈提供共享优化目标的缩放原则。它告诉所有工程师：下一美元应投向τ，而非节点。封装、内存带宽、交换结构设计，如今拥有过去只有领先逻辑节点才具备的战略权重。

几何时代已经结束。通过微型化加速的时代，正在让位于通过跨多层电子系统的τ优化来实现加速的时代。

PS：

正常来说，即使要正向营销，也没道理把长达五年多的后续升级参数都标出来，这在商业上其实不太合理。

我个人有一种不负责任的猜测：这些 PPT 有一定可能是提前准备好迎接特朗普的。

只不过美国在伊朗栽了大跟头，特朗普以及美国决策层瞬间 “眼神清澈”，来谈判都客气了很多。

所以我们这边也顺水推舟，等人走了我们再官宣。

知乎用户 回到过去 发表

那些各种说华为造假，骗补贴，吹牛皮的回答，

能不能打假一下啊，比如扒一扒论文，看看有没有数据造假或者公式错误之类的。

这样比较方便对线啊

知乎用户 被强制改名的用户​ 发表

暂时还不知道这个 “定律” 是啥意思，毕竟这是华为自创的新名词，就像当年 5A、玄武、麒麟一样，待华为出字典释义，且听龙吟。

知乎用户 张少游 发表

摩尔定律本身不是定律，只是基于过往发展经验的大概判断，只不过大家叫熟了而已。

这个所谓的「韬定律」，我翻来覆去也没看出它哪里下了论断，它更像是一条技术发展的新路线，叫做「韬策略」更为合适。

当然我尊重华为在芯片领域的技术突破，2031 年预计达到等效 1.4nm 制程的蓝图也十分宏伟，就是「定律」二字用得略显草率。

知乎用户 五等分的商鞅 发表

又开始舆论操盘忽悠人，上上次我被骗得团团转还是什么重启备份，上上上次是孟晚舟回国，上次是 MATE60 发布。

最开始这张图搞得我热血沸腾。

知乎用户 A350-900TrentXWB 发表

一、天天日夜颠倒忙，终于有点时间赶紧回趟家，结果发现晚上睡不着了。给你们个定心丸，年底不量产提头来见。—2023 年 3 月 22 日 by 匿名用户

二、单位有保密要求，写了很多又都删了。每天看着那个实验室，总是想到那些造大国重器的前辈。相比他们也有那么多个日夜，心里只有一团火。而有句话，只能激动万分地对自己说：快了，就快了。横空出世之日，诸君且听龙吟。——2023 年 3 月 11 日 by 匿名用户

知乎用户 远方青木 发表

华为不发新产品了，改发新定律。

企业发布新产品的事情见过很多了，但企业发布新定律的事情我还是头一回见。

2026 年 5 月 25 日，华为正式发布了韬（τ）定律，提出以 “时间微缩” 替代 “几何微缩” 的研发思想，颠覆了芯片行业的发展理念，是中国在全球半导体领域首次提出指导产业发展的新原则。

这个定律的威力之大足以颠覆摩尔定律，西方的芯片企业不管愿不愿意，未来都必须得跟随，也必须这么搞，沿着这条技术路线进行研发。

根据华为这次公开宣布的数据，其准备在今年秋季，也就是几个月后发布的新款手机，其芯片的晶体管等效密度将达到 238 MTr / 平方毫米，约等于台积电 3 纳米的工艺水平。

同时华为还公布了基于韬（τ）定律的长期技术路线图，预计到 2031 年可以把芯片的晶体管密度达到等效于 1.4 纳米制程的水平。

这一消息由华为公布，人民日报确认并全国通告。

华为究竟是怎么做到的？韬（τ）定律和摩尔定律有何不同？到底什么是 “时间微缩”，和传统的芯片堆叠技术有何不同？

相关资料极其复杂，专业术语一箩筐，我看了头发晕，挨个去查术语都是啥意思，啃了好长时间终于弄明白了，现在转化一下，用最直白易懂的语言告诉大家到底是咋回事。

传统芯片研发遵循的是摩尔定律，大概意思就是在一张固定大小的纸上画画，用越来越细的笔去画，就可以画出越来越复杂的图案，承载越来越多的信息。

从几百纳米的制程到几十纳米，再到几纳米，芯片的进化实际上就是制程的进化，也就是不断追求更细的笔尖。

但摩尔定律已经到了物理极限，因为到了 2 纳米以下节点时量子隧穿就会开始发威，电子开始不断无规则的 “穿墙”，引发芯片内部漏电，导致芯片失去稳定。

其物理临界点是 1.5 纳米，当晶体管和晶体管之间的绝缘层小于 1.5 纳米的时候，电子会直接大规模穿墙，致使芯片报废。

而华为这次提出的，是在 2031 年推出等效于 1.4 纳米制程的芯片，也就是说突破了摩尔定律的理论物理极限 1.5 纳米，卡着这个理论上不可能突破的临界点去突破的。

怎么做到的？

以一张纸为例，上面写满了字，每一个字就是一个晶体管，传统芯片的做法是把字写的越来越小，只要能写出更小的字，那这张纸上就可以放下更多的信息。

而堆叠芯片的做法就是把两张纸黏在一起，这样可以在字体大小没有变化的情况下，承载的信息量也翻倍，但代价是体积翻倍，功耗翻倍，成本翻倍。

而韬（τ）定律的意思，是我们发现系统的运行是靠这张纸里面不同字之间的信息交换产生的，但字 A 和字 B 的位置可能会距离很远，通过很长的线路进行链接，通过这些线路进行信息交换的时候，会产生很大的时间延迟以及很大的能量损耗。

如果我们把这里面损耗给减少，那就等于提升了芯片的计算效率，从效果上来说比用更小的字计算速度还要快，同时功率不变甚至更低。

这个就是用 “时间微缩” 去替代“几何微缩”，所谓时间微缩就是把晶体管和晶体管之间链接通道损耗的时间给减少，也就是“微缩”，去替代单纯减少晶体管体积以便于塞下更多晶体管的做法。

实现 “时间微缩” 的手法，极其复杂，形象比喻的话，大概意思就是我们可以把这张纸给折叠起来，大幅降低晶体管 A 到晶体管 B 之间的物理距离，把芯片从一个 2D 理念变成 3D 理念，类似于科幻小说里说的空间折叠从而星际穿梭大幅减少距离的思路，只是现实中我们无法实现，但在芯片这个微观领域可以通过一系列的手法变相实现。

根据华为自己公布的技术路径图，2026 年会完成对折 1 次（双层），计算效率提升 53.5%。2029 年会完成对折 1.5 次（关键路径三层），计算效率提升 120%。2031 年会完成对折 2 次（四层），计算效率提升 200%，达到等效 1.4 纳米的水平。

之所以折叠 1 次之后，计算效率不是翻倍而是只提升了 53.5%，那是因为华为没有把整张纸全部对折，而是只对折了关键部分或者说目前有能力对折的部分，从而保证折叠后不会把 “字” 给折坏，所以留了很多空白（冗余设计）没有对折，等以后技术更强了再慢慢想办法弄。

传统芯片中，70% 以上的面积和 80% 以上的功耗都浪费在了互连线上而不是晶体管本身，所以华为这套理念的技术可挖掘空间是非常大的，在 “后摩尔时代” 为芯片技术的再度进化打开了一条新路，以前从未有人走过的路。

为什么说欧美芯片公司一定会跟随这条技术路线？

因为华为的这个韬（τ）定律，对芯片制程是没有限制的，不管什么芯片制程都可以用，华为提出的要在 2031 年实现等效 1.4 纳米的芯片，意思是哪怕中国的芯片制程还停留在目前的水平，华为也能单纯依靠 “对折” 芯片的手法把等效 1.4 纳米的芯片给搞出来。

但如果在这个过程里，中国的芯片制程出现了提升，“对折” 的纸张上写的字更小更密了，那这个对折技术依然可以用，而且理所当然的会拥有更高的计算效率，也就是说可以更快的研发出 1.4 纳米芯片，或者到时候我们能研发出等效 1 纳米甚至零点几纳米的芯片。

对于欧美芯片厂商来说，这个道理也是一样的，他们利用现有的先进光刻机，如果采用了华为的技术，可以在目前的基础上大幅提升芯片性能，不仅能直接打破 1.5 纳米的物理极限，甚至搞出 0.5 纳米的芯片都有可能。

所以欧美芯片厂商是肯定会跟随这一技术路线的，哪怕只是为了自己赚钱都肯定要跟随，必跟，不可能不跟。

如果欧美芯片厂商这么做了，那很显然对其非常有利，那我们为什么要告诉他们这件事，这不是 “泄密” 或者 “资敌” 么？

不，公开告知这是阳谋。

因为华为这么干已经好多年了，不是今年才想起来这么干的，以前双方的技术差距很大的时候我们确实是保密的，以防欧美厂商发现后突然警醒，导致我们拉进技术差距的努力作废。

但现在我们经过评估后，认为公开告诉也没事了，同时可以把这个事情作为阳谋来迫使欧美芯片厂商改变研发方向。

华为提出的这个韬（τ）定律，只是大概说了一个思路，业内人一听就知道是行得通的，但具体怎么做，要怎么设计才能把 “纸” 给顺利对折还不出事，那华为是没有说的，一切都需要欧美芯片厂商从头研发，把华为过去七八年走过的路给重新走一遍。

传统芯片制程已经接近极限，华为这套办法是目前欧美芯片厂商唯一还能继续提升芯片能力的办法，所以欧美芯片厂商必须跟。

但跟，就要掏钱去研发，不仅要把华为过去七八年研发吃过苦全部吃一遍，而且还要吃更多，因为在这条路上华为早就申请了大量的专利，把自己的研究成果都固化了，竖起了一座座专利墙。

华为当初走这条路的时候，这条路是没人的，是空的，只要找到一条能走的路就可以前行。

但欧美芯片厂商现在如果还想走这条路，那华为走过的路就都不能走了，需要自己重新找一条路，绕开华为的专利墙之后才能走。

很明显难度要激增几倍不止，因为最好走的那条路肯定已经被华为走过了。

不想走那么弯的路，或者找不到新路绕不过去，那就只能来找华为谈专利授权了，付费，然后华为拿到这些钱后就拥有了更强的研发力量和更快的研发速度。

而且欧美芯片厂商一旦把大量的资金拿去研发这个 “时间微缩” 技术，或者拿出钱去购买华为的专利授权，那本来用于芯片研发的资金就变少了，技术再进化的速度就变慢了。

那在芯片制程领域，中美之间拉进的所需的时间就会迅速缩短，因为我们还是原速进步，但欧美变慢了。

这是阳谋，但欧美芯片厂商必须这么做，因为这么做最符合欧美芯片厂商自己的利益，如果他们不这么做而 “友商” 这么做了，那他们自己就会被淘汰，毕竟欧美芯片厂商可不止一家。

在这个过程中，中国国产芯片制程的每一次进步，都会导致华为芯片实力的暴增，因为华为的那套对折技术和芯片制程属于平行的技术进化路线，而且双方的威力是可以叠加的，且计算效率的提升是乘法叠加不是加法叠加。如果对折提升 1 倍能力，制程提升 1 倍能力，那最后出来的芯片能力提升的不是 2 倍，而是 4 倍，非常恐怖。

华为现在放出这个韬（τ）定律的信息，是明着要求欧美芯片厂商改变自己的技术研发路线，重新调整研发资金的分配比例，减少对芯片制程的研发投入，同时准备好向华为缴纳专利费，而且还非常确定欧美芯片厂商会不得不这么干，没有第二条路可以选择。

未来如果大家都走这条 “对折” 技术路线的话，那中美的芯片厂商可就不是站在同一起跑线了，因为在这个领域双方拼的是纯工程研发实力，没有任何光刻机的限制，然后中国已经领跑了七八年，积攒了大量经验和研发工具以及成熟团队，同时还在这条路上埋了一堆专利墙。

中国当年追赶欧美芯片技术的时候有多难，现在欧美在这条新路上追赶中国就会有多难，芯片领域的先发优势大的离谱，把所有行业都算上都可以称得上是最大的那个了。

中国一开始不说，默默先跑了七八年，觉得差不多了，先发优势已经完全稳固了，专利墙数量也足够多了，然后才说的，因为现在说不仅不会让欧美厂商有反超的可能，还可以通过收取专利费让自己跑的更快。

把以上这些再浓缩成更精炼的信息，那就是这次华为这次通过国家级平台对外公布了一个事情，就是今年秋天时候，华为的新手机 MATE90 搭载的国产芯片，其计算效率约等于 3 纳米芯片，且功耗也类似。

计算效率约等于 3 纳米芯片，功耗也约等于 3 纳米芯片，那这就是 3 纳米芯片。

要检测也非常简单，甚至都不用专业工具，因为现在很多手机游戏设计的极其吃芯片性能，没有 3 纳米芯片根本开不满特效的手机游戏一大把。

到时候把所有特效都打开，不卡顿那就是 3 纳米，玩起来不发烫那就是功耗也类似，鉴定方法就这么简单。

而且正式发布的时间只有三四个月了，也就是说今天这个时间上，样机甚至首批量产芯片都早已经生产出来了，不然根本来不及秋季发布。

而首批量产芯片也肯定是已经被国家核实过确实有等效 3 纳米的相关水平了，国家才会发布华为 2031 年能发布等效 1.4 纳米芯片的新闻，这种事可不能开玩笑的，不可能说一家企业自己说什么然后央视就报什么，至少得有个差不多才能报。

同时根据中国的 “国家传统” 以及华为过去的“历史行为”，虽然华为说是 2029 年出二代产品，2031 年出三代产品，但实际上基本都会更早，一般都会预留充分的时间以防万一。

虽然打天津大家内部研究后都觉得只要 30 个小时，实际上也只花了 29 个小时，但与会同志一致认为如果要对外报，那还是要报 3 天的，也只愿意在 3 天这个数字上签字。

作者：远方青木（ID：YFqingmu )

原文：华为不发新产品了，改发新定律

知乎用户 陈星宇 发表

看了半天也没有看到这个定律本身的命题到底是啥，报道里全是空泛的东西。

摩尔定律虽然很不严谨但好歹给出了时间和晶体管密度的直接数字关系，这个韬定律也没类似的东西啊？

所以有在 ISCAS 现场的拍了 PPT 吗

知乎用户 MingmingRuyue​ 发表

如果 Tau Scaling Law / LogicFolding 的落点只是 “缩短互连 + 3D 封装 + 架构协同”，那它不是一条比台积电、Intel 更新颖的技术路线。

它更像是：在先进制程受限条件下，把别人也在做的 advanced packaging / 3D integration / architecture co-optimization 提到战略核心位置，并包装成一套 “替代几何缩放” 的方法论。

1. 台积电和 Intel 的路线其实更完整

台积电本身有两条线同时推进：

一条是 真实制程缩放，比如 N2、A16、A14。A14 就是台积电面向 1.4 nm 级别的先进节点路线。

另一条是 3D Fabric / CoWoS / SoIC。其中 SoIC 官方就包括 chip-on-wafer 和 wafer-on-wafer 等 3D 集成形式，本质就是高密度垂直互连和混合键合路线。

Intel 也类似，它不仅有 Intel 18A / 14A 这类制程路线，还有 EMIB、Foveros、Foveros Direct。Intel 的 Foveros Direct 明确使用 direct copper-to-copper bonding，也就是高密度铜 - 铜直接键合，用于 AI、HPC 等高性能芯片集成。

所以华为这套东西，如果从工程工具箱看，并没有跳出国际主流趋势：

More\ Moore + More\ than\ Moore

也就是：

制程继续缩小 + 先进封装 / 异构集成 / 系统优化

台积电和 Intel 是两条腿都走；华为更像是因为先进光刻受限，被迫更强调后半条腿。

2. 华为 “新” 的地方可能不在物理技术，而在叙事框架

华为官方说 Tau Scaling Law 的核心是从 geometric scaling 转向 time scaling，也就是不只追求晶体管尺寸变小，而是追求系统中信号传播时间 τ 变小。官方定义里，LogicFolding 的作用就是缩短关键布线、降低电阻和电容负载，从而提高速度和晶体管密度。

这个说法听起来新，但底层其实对应的是老问题：

Delay \approx R \times C

能耗 \approx C V^2

性能瓶颈 = 计算 + 存储 + 互连 + 数据搬运

这些问题业界早就在解决。比如 chiplet、HBM、CoWoS、SoIC、Foveros、BSPDN、near-memory computing、NoC 优化，本质上都是在减少数据搬运和互连瓶颈。

所以它的 “新颖性” 更多是：

把这些分散的工程优化统一成一个以 τ 为核心的 scaling law。

这在学术传播和产业叙事上有价值，但不等于技术路线本身是华为独创。

3. 华为相比台积电 / Intel 的劣势很明显

你的判断里最关键的一点是：台积电和 Intel 本身也可以做 3D 封装，而且它们还能把晶体管做小。

这就是华为这条路线最大的现实压力。

假设两边都做 LogicFolding / 3D integration：

华为路线：

较落后的 FEOL 制程 + 先进封装 / 架构优化

台积电 / Intel 路线：

先进 FEOL 制程 + 先进封装 / 架构优化

那么理论上，后者上限更高。

因为 τ 不只来自互连，也来自晶体管本身：

\tau_{total} = \tau_{transistor} + \tau_{local\ interconnect} + \tau_{global\ interconnect} + \tau_{package/system}

华为可以通过架构和封装降低后面几项，但如果 transistor 本身的：

gate\ capacitance

drive\ current

contact\ resistance

metal\ pitch

standard\ cell\ height

都落后，那么总性能密度仍然会受限。

4. 那华为这套东西还有没有意义？

有意义，但意义不是 “超越台积电制程”，而是 在制程落后的情况下尽量追回系统级性能。

尤其在 AI 芯片、服务器芯片、大模型推理场景里，很多瓶颈不是单个晶体管速度，而是：

memory\ bandwidth

chiplet\ interconnect

NoC\ latency

activation / weight\ movement

HBM\ access

cache\ hierarchy

如果华为能把数据流、片上互连、die 间互连、软件编译器、算子映射做得很强，确实可能在某些 workload 上弥补一部分制程差距。

但这种补偿是有边界的。它更像：

用系统工程补制程短板

而不是：

真正等价替代 1.4nm 制程

5. “等效 1.4 nm” 的说法要非常谨慎

我会把它理解成一种 effective density / system-level equivalent density，而不是传统意义上的 foundry PPA 节点。

也就是说，它可能是在说：

通过 LogicFolding 和系统级互连优化，

在某些设计上达到接近 1.4nm 节点的等效晶体管密度或有效性能密度。

但它不等于：

华为拥有 1.4nm 制造能力。

也不等于：

它的每平方毫米 logic transistor density 一定达到台积电 A14。

尤其 “晶体管密度” 这个口径很容易玩文字游戏：是裸 die 上的逻辑密度？是封装级总晶体管数除以封装面积？是等效性能密度？还是特定模块折叠后的局部密度？这些公开资料还没讲清楚。

6. 我的结论

你的判断可以再精确一点：

Tau Scaling Law / LogicFolding 不是一条比台积电、Intel 更先进的新路线，而更像是华为在先进制程受限背景下，对 “互连缩短、3D 集成、先进封装、架构协同” 的系统化表达。

它真正可能有价值的地方不是 “原创物理原理”，而是：

1. 华为是否能把设计、封装、EDA、系统软件协同打通；

2. 是否能用成熟制程做出高良率、高带宽、低延迟的 3D 集成；

3. 是否能在 AI / 通信等特定场景上用架构优势抵消制程劣势；

4. “等效 1.4 nm” 到底采用什么可验证指标。

所以我会给一个比较直白的判断：

如果台积电 / Intel 愿意用同样的 LogicFolding 思想，并叠加它们自己的先进制程和先进封装，它们的理论上限一定更高。华为这条路线的意义主要是 “在受限条件下寻找替代路径”，不是重新定义半导体工艺本身。

知乎用户 Kai Strider 发表

苏系特有的 “未成功，先成名”，酒还没生产，香槟先开起来了。

搜了下英伟达、AMD、INTEL 在设计第一块芯片在市场上算是默默无闻的，没有遥遥领先，也没有铺天盖地的通稿。

点到为止，接下来我将用三年时间来接回旋镖。

有人说华为这几年量产了三百多款芯片，麻烦把名字贴出来，我没搜到华为芯片，但是车搜出来不少款式：

从 19 年华为提出 BU 以来，华为 7 年时间发布了 250 款车型，我用 AI 算了下奔驰成立 140 年大约发布了 2000 款骑车（不包含卡车）。嗯，华为完胜奔驰！

知乎用户 大蝾螈兽 发表

我来回答一下吧，总的来讲我的立场不变，依然是看着牛逼但实际没啥 X 用的创新。

在创新程度级别来评价，是跟星闪一个级别的。都是没有理论创新，没有工艺创新，也不是自主创新，属于是资源整合，然后有所牺牲的情况下大力出奇迹的东西。

所以一如既往别人吹伟大的那一系列杭州某公司营销号可以折起来了

老子十年前本科上课老师就已经拿用了几年的课件讲 more Moore 和 more than Moore 了。

在国际会议造一个新名词然后说自己首创了个理念真的有种监狱来的妈妈国外拿奖的羞耻感。

韬定律就是在不提升工艺水平的基础上，通过精耕细作，把单芯片的晶体管密度搞高，以及通过堆叠键合把平方毫米内的晶体管密度调高，然后密度提高了互联变快了，从而降低传输时延，实现等效快速运算。

所以在工程上是可以实现的，只是良率会比较低，那么你们以为我作为一个华为黑会攻击良率的确这一点？错了，依然是攻击华为跟相关营销号好大喜功这一块。

首先单芯片晶体管密度提高这个方向，主要是在 ARM 基础逻辑元器件库的基础上，进行更多的定制组合。工艺厂标准晶体管的尺寸相当于是乐高标准件，什么功能都能搭出来但是面积太大。

所以 ARM 库会定制一套与非 / 或非 / 触发器 / 数选 / 同或这一系列的基础逻辑单元，相当于是乐高定制件，小人手 / 脚 / 头 / 关节等，可以压缩很多面积，但是单元之间的链接依然相对长 (有 25% 左右的压缩空间)，一般别人都是通过工艺制程升级来换代。那假如再进一步定制，可以直接定制一条指令的物理逻辑单元，这样节省面积更多。

但是! 这种深度定制，是工艺厂的功劳更多，并不是华为给自己吹牛的理由。牛逼级别等同于小米的 2200kpa 车架，制作都是别人的你只是提需求吃科研进步红利。

第二是通过芯片间堆叠键合实现逻辑单元密度提高。这个就何意味了，完全不知道牛逼在哪里。如果你以为我要吹外国月亮圆那 hi90 又错了。我要说的是合肥长鑫 4 年前就已经堆到 121 层，两年前 240 层，好像现在在冲击 500 层？没咋关注。so 你华为突破了啥？莫名沸腾是何意味。

so 这玩意儿实现起来基本是洒洒水，但古尔丹，代价是什么。

你动态功耗不可能在不改变晶体管尺寸的基础下缩减，因为你华为坚持不升级制程，静态漏电在你强行微缩的情况下甚至会上升。

你晶体管密度还变大了，堆叠以后散热还变差了，温升以后功耗也必定是变大的，我不是笑这实现不了，毫无怀疑华为完全可以靠风冷液冷搞定这一切。

但是我是说，这就是跟 5G / 星闪 / 液冷超充一样的东西。

然后就是顺便再卖一波自家最出名的水冷散热模组，然后又是国家电网扛下了一切!!!

不要忘了，现在我们国家乃至全球都正在准备面对能源危机!!!

比亚迪闪充技术对蔚来冲击大吗？

川普: 哈哈哈，老钟你也能源危机了吧，赶紧买我的石油，是不是有内鬼把你电用光了～

还有就是，华为这个时候出这玩意儿其实就是战略投降，笃定中国无法实现制程提升。跟《三体》是一样的，一群认为物质燃料飞船就足够的家伙傲慢地赢，但是真正支持曲率飞船的章北海早就开始买陨石造子弹了。

我早就说过，华为这种好大喜功的群体不可能让中国科技真正发展，你今天在这里沸腾，就是浪费自己发展先进制程 / 量子通信的战略时机。话说章北海啥时候把陨石子弹磨好。

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分界线，这里之前留了个 trick，就是蹲那些说我国不缺电的评论。

目前我国确实处于不缺电的状态，由于电力充足是我国 token 单价比美国便宜的重要原因这种状态可以维持一段时间，但是目前只是因为国家依靠目前的展望估算未来电力需求的提前超量建设，犹如普通人悠哉骑着自行车在刚建好的八车道柏油路上，一边疑惑一边责怪政府浪费。

殊不知这仅是电力需求爆发的前夜，国家已经预见到能源需求爆发后的拥挤景象，否则不会国家规划节能电器换代，否则不会要求新出电车有严格能耗需求，不会规划西北算力中心，同时要求由西电东输改为东数西算。

这里简单给一个定量分析，目前我国 33% 原油消耗是因为家用商用汽车，如果扩展到全因燃料消耗是 50%，虽然我国不用石油发电，但是一旦我国要摆脱石油引起的能源危机，必须将这部分油改为电，假设将 80% 燃油消耗改为新能源电 (仅考虑汽车用油)，至少吞掉目前我国年发电量 12%，估算可以自己去做，不会比这个数低。

目前算力科技爆发前夜，AI 相关能源消耗就已经占据我国电力消耗 2%，真的全民推广以后是会 10 倍增长。

更别说具身机械 / 无人工厂也是耗电大户，还有将来的农业无人机，届时每个公司都只能祈求别的公司早点提高能源效率，每一度电多走 1km 多算一个 token 都是重中之重。

更别说以后我们的能源基建要顺着 AI 国际化浪潮出海赚钱，卖花姑娘插竹叶，冷死卖炭翁的道理大家应该都懂，届时国内的能源基建速度将会变慢。以后我国可能会因为 “缺电” 而变成甜蜜的痛苦，电能就是我国经济命脉赚钱的机会，恨不能多发点电多捡金子。

谁还说电能用不完？

知乎用户 农夫与渔父 发表

我宣布，芯片不重要的定论，正式开始倒计时。

几年之后，大家坐等友商粉丝大规模宣传芯片不重要的观点。

这就好比几年前，马达很重要，现在没人提马达。

几年前，屏幕是需要放大镜来看像素的，现在统统不需要了。

此时彼刻恰如当年，现在大家还能听到芯片定价论，几年后，大家就会发现，舆论场上，芯片不重要了。

知乎用户 观测坐标 发表

01

2026 年 5 月 25 日，上海，全球集成电路设计的最高圣殿——IEEE 国际固态电路会议（ISSCC）。

台下坐着来自几十个国家的芯片工程师、电路设计师和半导体物理学家。

华为公司董事、科学家委员会主席、半导体业务部总裁何庭波走上讲台。

她的演讲题目是《半导体新路径探索与实践》（New Semiconductor Path in Practice）。

50 分钟后，一条新的定律被正式命名。

“韬（τ）定律”——Tau Scaling Law。

国际同行给了它另一个名字：“Her’s Law”。

这是中国首次在全球半导体基础理论领域提出具有产业指导意义的新原则。

在此之前，整个行业只有一条定律。它统治了芯片世界 61 年。

02

那条定律叫摩尔定律。

1965 年，英特尔联合创始人戈登 · 摩尔在一篇论文里写下一个观察：集成电路上的晶体管数量大约每两年翻一倍。

这不是物理法则。是经验规律。但整个半导体行业按照它狂奔了六十年。

方法只有一个——缩小。

把晶体管做得更小。更小。再更小。

从微米到纳米。从 90nm 到 45nm 到 14nm 到 7nm 到 3nm。

光刻机的精度越来越高。紫外光不够用了，换极紫外光（EUV），波长从 193nm 暴击到 13.5nm。而当初代 EUV 的潜力快要榨干时，行业又推崇出最新的高数值孔径 EUV 光刻机（High-NA EUV）——它不改波长，改用更夸张的物镜系统强行提升物理分辨率。

这样一台机器，造价超过 3.5 亿欧元。全世界只有一家公司能造——荷兰的 ASML。

这条路，叫 “几何缩微”（Geometric Scaling）。核心逻辑是一把尺子：谁能刻得更小，谁就赢。

六十年来，整个行业都沿着这条路狂奔。

然后它撞墙了。

03

墙在哪？

先说一个最直觉的问题：晶体管越做越小，难道不好吗？

是的——如果你只看晶体管本身。但芯片不只是晶体管。晶体管之间还有线。

一颗现代芯片上可能有上百亿个晶体管。这些晶体管之间需要互相传递信号。传递信号靠的是金属导线——在芯片行业叫 “互连线”。

当晶体管数量翻倍，互连线也必须跟着翻倍。而芯片面积没有同比例增长。

这意味着：每根线必须更细，线与线之间必须更近。

线更细了，电阻（R）就更大了——电流流过去更费劲。

线更近了，线与线之间的寄生电容（C）就更大了——信号之间互相干扰。

信号从芯片的一端跑到另一端需要多长时间？答案藏在一个极其简洁的物理公式里：

τ = R × C

τ（tau），时间常数。它决定了信号传播的延迟。

R 上升，C 上升，τ就上升。信号变慢了。

这就是半导体行业著名的 “RC 延迟” 危机。

你把晶体管做到了 3 纳米，但信号跑得比 7 纳米的时候还慢——这不是理论推导，这是每一家冲击最先进制程的芯片公司都在经历的物理现实。

打个比方。

你修了一条高速公路。为了塞更多车道，你把每条车道从 3 米宽压缩到 1 米。车道确实多了。但车道太窄导致车辆极易拥堵（截面积变小，电阻上升），车道之间又紧到近乎互相剐蹭（距离变近，寄生电容上升）。

结果是：车更多了，但每辆车都更慢了。总通行效率不升反降。

六十年来，芯片行业一直在拼命把尺子上的刻度往小了刻。但物理学不在乎你的尺子有多精密。

当 R 和 C 的乘积开始反噬，尺子就量不下去了。

04

何庭波在上海讲台上给出的答案，用一句话概括——

尺子量不下去了？换一块表。

不再追求晶体管物理尺寸的绝对极小化——那是尺子的逻辑。

转而追求信号传播时间的极短化——这是表的逻辑。

这就是韬定律的核心。

传统摩尔定律说：让晶体管更小。

韬定律说：让信号更快。

怎么做？不是给电子加速度——电子在导体里的漂移速度由材料决定，改不了。

但你能缩短信号需要走的路。

你能减少路上的阻力。

你能重新规划整个交通网络，让信号不再绕远路。

τ = R × C。R 能降，C 能降，τ就能降。

不需要等更先进的光刻机来把晶体管刻得更小，就能让同一块芯片跑得更快、塞得更密。

六十年来，芯片行业优化的是 “空间”。

韬定律开始优化 “时间”。

05

听起来漂亮。但 “缩短信号的路” 具体怎么做？

答案是韬定律里最关键的技术：逻辑折叠（LogicFolding）。

先说什么是 “不折叠”。

传统的芯片设计，所有的逻辑单元——晶体管组成的功能模块——都铺在一个二维平面上。就像把所有的房间都摆在同一层楼。

房间多了，楼层面积就得大。面积大了，从一个房间走到另一个房间就远。走线长了，R 和 C 就大。τ就大。

逻辑折叠做的事情，是把这层楼 “折” 起来。

需要频繁通信的两个逻辑单元，在传统布局里可能隔着几毫米的走线。通过折叠——重新规划芯片内部的布线和逻辑排列——让它们在物理上紧紧相邻。

走线从几毫米变成几微米。R 降了，C 降了，τ直线下跌。

事实上，类似 “逻辑折叠” 的方向，学术界多年前就已经提出过。

研究论文证明，通过重新组织逻辑布局，确实可以显著改善芯片的面积和延迟表现。

但难点始终在工程落地。

理论上的收益，往往会被重配置延迟和额外存储开销抵消。

华为真正特殊的地方在于：它第一次把这套思路推进到了量产芯片。

06

韬定律不是只靠一招逻辑折叠。

何庭波在演讲中给出了一个四层架构——从底到顶，四个层面同时发力，共同降低时间常数τ：

• 第一层，从器件和材料层面降低电阻与寄生电容。
• 第二层：在电路层面，通过重构电路布局，打破传统的二维平面限制，大幅缩短关键路径上的走线长度。
• 第三层，“软件—架构—芯片” 协同优化。根据不同工作负载，对数据流和计算路径做动态调度。
• 第四层，系统级互联。AI 时代真正的瓶颈，已经不只是单颗芯片性能，而是大规模算力集群之间的数据通信效率。

英伟达有 NVLink，华为现在则祭出了被称为 “灵衢” 的统一总线架构（UB）。

07

理论讲完了。看数字。

何庭波在演讲中披露了一个此前从未公开的数据：过去六年，华为基于韬定律的路径，已经成功设计并量产了 381 款芯片。

六年。381 款。

要知道，这六年（2020-2026），正是华为遭受芯片制裁最猛烈的时期。台积电被切断，EUV 光刻机被禁运，先进制程几乎全部堵死。

更具轰动效应的是两个时间节点：

第一个节点：2026 年秋。

何庭波确认，华为将推出新一代旗舰麒麟手机芯片。这颗芯片将首次完整采用逻辑折叠技术。

2025 年的麒麟 9030 Pro 一度让外界认为华为手机芯片的性能已经被制程锁死在了 “天花板” 区间。逻辑折叠如果真能兑现承诺，这块天花板将被直接掀开。

第二个节点：2031 年。

华为的目标是：基于韬定律的高端芯片晶体管密度，达到**等效 1.4 纳米（14 Å）**制程的同等水平。

这个 “等效” 两个字，需要仔细品。

08

必须说清楚 “等效” 意味着什么，不意味着什么。

台积电的路线图：2025 年量产 2 纳米，2028 年左右量产 1.4 纳米（A14 节点）。用的是几何缩微路线——更先进的光刻机，更小的物理线宽。

华为的路线图：2031 年，通过逻辑折叠和四层协同优化，让芯片在晶体管密度、每瓦性能等综合指标上，达到与 1.4 纳米制程 “同等水平”。

这两条路是不同的路。

华为不是在说 “我们 2031 年也能用光刻机刻出 1.4 纳米的线”。它在说的是：我不需要刻出 1.4 纳米的线，也能在同样大小的芯片上塞进同样多的算力、跑出同样快的速度。

这里有一个行业公开秘密值得一提：台积电的 “纳米” 标注，早已不对应晶体管的实际物理尺寸了。

台积电的 “7 纳米” 并不代表栅极长度是 7 纳米。“3 纳米”也不代表任何一个物理结构的尺寸是 3 纳米。它们是营销标识。真正决定芯片实力的是晶体管密度（每平方毫米多少亿个）、功耗效率（每瓦能算多少）和实际性能表现。

华为的 “等效 1.4 纳米”，瞄准的恰恰是这些实质指标，而非物理线宽的数字。

当然，这并不意味着架构创新可以完全替代先进制程。

台积电在几何缩微路线中依然领先。

韬定律更像是一条 “非对称” 的突破路径。

09

事实上，“用系统架构弥补制程瓶颈”，已经成为全球半导体行业的共同方向。

IMEC、英特尔等顶尖机构，都在寻找 “几何缩微之外” 的新路径。

比如 chiplet、3D 堆叠、先进封装，本质上都在尝试通过系统级优化，继续提升芯片性能。

韬定律也是这个大方向上的一种实现。

但华为的特殊之处在于：它同时拥有芯片、操作系统、终端产品和通信系统的完整闭环。

这让它有机会把一套新方法，真正验证在自己的产品线上。

10

何庭波的演讲里，有一段话不应该被忽略。

“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

这段话的背景是：华为已经被美国制裁了七年。

七年里，芯片供应链被切断，EUV 光刻机被禁运，先进工艺几乎全部封锁。

在这种处境下，何庭波在全球最顶级的学术舞台上，没有说 “我们不需要任何人”。她说的是 “未来一定属于开放合作”。

这是一种战略姿态的转变。

从 2019 年的 “备胎转正”、2020 年的供应链重塑，到 2023 年 Mate 60 Pro 搭载 7 纳米麒麟芯片重返 5G…… 这些都是防守动作。

2026 年在 ISCAS 正式发布韬定律——这意味着，华为开始尝试的不再只是 “追赶”。而是在摩尔定律逼近极限之后，提出另一条路径。

至于这套标准能不能被全球接受，取决于一件事：它能不能持续产出让市场买单的产品。

11

接下来真正重要的，不是概念，而是产品。

逻辑折叠版麒麟，将是韬定律第一次面向全球消费者的验证。

如果它真的带来了阶跃式性能提升——韬定律就不再只是理论。

同样，灵衢总线最终能否成为新的行业标准，也取决于华为能不能持续做出有竞争力的 AI 系统。

所有新定律，最终都要接受市场验证。

有人在讨论τ定律的数学推导，有人在翻看逻辑折叠的技术细节。

而在深圳，屏幕上跳动的，不再只是纳米。

还有τ。

知乎用户 雩火是渔火 发表

更新：

何庭波论文如下，感兴趣的朋友们可以自行阅读。

https://chinaxiv.org/abs/202605.00224

先发点官号和现场的图，感觉今年和 2031 年的产品会有点猛啊：

今年畅享 90ProMax 上市其实就是一个信号，麒麟芯大规模下放到畅享系列的主力机型里面，而且性价比相当不错，除了推鸿蒙的决心，基础还是麒麟的供应有大幅度进步。

既然上半年低端大幅度增长，那下半年旗舰芯片大幅度增长就很合理了。

啥也不说了，等 Mate90 系列了兄弟们，Pura X Max 看着不香了哈哈哈哈哈哈。

附带点现场怪拍的图：

从下面这张图来看，是否可以认为，2030 年是国内 EUV 进行大规模芯片生产的时间节点？真就是献礼本世纪 30 周年了。

2031 年的产品怕不是有点吓人，菊厂的硬件能力可是远强于软件的，让它硬件支楞起来了，友商们压力要大了。

知乎用户 火化权限狗​ 发表

现代先进制程早就不是单纯把晶体管画小那么简单了。台积电从 N3 到 N2 以及 Intel 3 到 18A 的跳跃，核心变化是从 FinFET 转向 GAA Nanosheet，栅极对沟道的控制能力是获得了提升，漏电流、驱动电流的改善跟 “几何上缩小几纳米” 关系不大。Intel 18A 的背部供电（PowerVia）把供电网络从正面移到背面，直接释放了正面的布线资源，信号完整性和功耗密度都有实质性改善，这恰恰就是在降低韬定律自己标榜的那个τ（RC 延迟），只不过人家是用先进工艺来降的。把这些统统归结为 “几何缩微在逼近物理极限”，要么是不了解，要么是故意忽略。

现实中根本不存在 “几何缩微 vs 时间缩微” 的路线之争，台积电、Intel、三星每一代制程都在同时优化晶体管结构、互连 RC 延迟、封装架构、系统级集成，DTCO（Design-Technology Co-Optimization）和 STCO（System-Technology Co-Optimization）早就是行业标配方法论。华为把行业里人人都在做的多层级协同优化单独拎出来命名为自己的 “定律”，然后把对手的路线简化为 “只会缩小尺寸”，这个对比的构造方式本身就不诚实。

华为目前没有公开 “逻辑折叠” 这个术语的具体技术定义。如果它指的是 3D 堆叠（类似台积电 SoIC、Intel Foveros）、Chiplet 互联、或者混合键合之类的技术，那这些技术全行业都在推进，谈不上华为独创。如果它指的是三进制或更激进的方向，那依然还停留在专利阶段，离量产有巨大距离。或者做了某些后端设计技巧，但如果是这种东西，它的适用范围就远不足以支撑 “定律” 级别的宣称。无论哪种情况，在没有技术白皮书、没有同行评议论文的情况下就在 IEEE 会议上宣布一条 “定律”，这个姿态确实存在营销嫌疑。

台积电 N2 在 2025 年开始量产，A14 大约 2027 到 2028 年。华为说 2031 年达到 “等效”，等效什么？晶体管密度？性能？能效？用什么口径换算？全都没说。一个没有明确度量标准的“等效” 声明，本质上是不可证伪的，而不可证伪的命题不构成科学定律。

知乎用户 端到端无敌大铁牛 发表

新华社和人民日报背书。何庭波露面演讲。稳了。

知乎用户 虚幻的生命 发表

用最简单的话说：就是想办法摆脱摩尔定律，不再死卷芯片制程。

知乎用户 刘延​ 发表

妙啊~

时分复用 in 晶体管

这个思路牛逼

通信基因 + 有设计有 fab 就是可以为所欲为

知乎用户 苦老师 发表

不是哥们

赢是今年的刚需吗？

知乎用户 应龙 发表

我建议还是让子弹先飞一会儿。

这几年已经见识过太多华为很厉害的产品突破了。

比如很牛逼的游戏 GameTurbo，软件搬家只需要三天的方舟，以及比传统推演天气快 10000 倍的盘古大模型，等等。

还是先等产品出来再唱赞歌吧，尤其这还是个 2031 年才能兑换的期货。

吹太狠就跟这个新知答主一样，吹多响就有多打脸。

当然，你硬要说这次不一样，那确实没办法，但为什么每次都不一样？

知乎用户 适之 发表

华为研发出方舟编译器，实现了性能大突破，具有哪些重要意义？对中国操作系统领域的发展有什么影响？

咦，方舟编译器人呢？

知乎用户 吴师傅​​ 发表

周一大早，华为就给中国科技行业放了一颗卫星。

我尝试以自己的理解来讲讲华为海思这个 “韬定律” 的技术含义，不对的地方请专业人士多指教。

目前芯片摩尔定律的核心原理是：缩小晶体管尺寸，增加晶体管数量来提升性能。而 “韬定律” 是降低信号传播时间常数来提升性能。

传统芯片制程在单一平面内无限制提升芯片晶体管密度，如今制程逼近 3nm 之后，晶体管尺寸都到了原子级，量子隧穿导致的漏电、散热不良等问题无法解决。第二个就是先进制程所需要的光刻机精度，以及不良率飙升，让芯片成本越来越高。

连苹果这样不差钱的豪门都有点消化不了高制程芯片的造价，现如今唯一笑哈哈的只有台积电。

“韬定律”则没有遵从摩尔定律的 “几何微缩”，而是在芯片的时间常数上另辟蹊径。时间常数指的是信号在芯片内部的快慢，也就是“韬定律” 里的τ：τ=R（等效电阻）×C（等效电容）。τ越小，芯片速度越快，反之就是越慢。

我们把芯片内部的电信号传输想象成是水流，R（电阻）就是水管，C（电容）就是水桶。目前先进制程的芯片有接近 2000 亿个晶体管，水桶已经小到了极限，水管再怎么优化也有那么多个单位晶体管需要连接，再短也短不了。

华为海思现在的解题思路就是把平房变成了楼房，二维平面上的信号传输路径长，延迟高，那就变成三维堆叠，把原来单一平面的晶体管分割成双层甚至多层，再用 “电梯” 来连接信号传输。韬定律下，水管缩短了，水桶也可以不用一直小，信号不用绕远路，时间常数τ自然就大幅降低了。

其实过去几年，华为一直在尝试用韬定律来提升芯片性能。这个想法听起来不错，但从设计到制造的实现是很困难的。同一区域要塞 2~4 层逻辑，上下层对齐、互联的精度极高，对不同层之间的介质厚度均匀性标准是接近 EUV 级别。从 “做小” 到“做密、做叠、做准”，对国产供应链的挑战极高。

高密度的 3D 堆叠 + 混合键合，需要纳米级对齐和热失控管理。上下晶圆 / 裸片对齐要求精度是 10nm，是传统平面封装的 100 倍。双层和多层堆叠之后，单位面积内功耗密度骤升，散热需求更高。

韬定律的出发点是降τ=RC，但立体堆叠的特性，反而让电阻和电容上升很大，漏电更严重。所以在设计时，如何在折叠密度和 RC 优化之间做平衡，非常烧脑。

现有的 EDA 设计软件都是基于平面的，统统不适合于解决韬定律所需要。基本上又要华为与国内科研单位重新一起造轮子。

良率与成本，多层堆叠一旦错一个点，整体良率所受影响比平面制程要大很多。

韬定律的诞生，是基于国产芯片产业链无法获得先进制程的现实困难，是无奈之下只好放弃南坡，从北坡登顶的迂回战术。如此巨大的困难没有让华为低头，也没能让中国科技业屈服，反而逼出了我们今天所看到的韬定律。

通往理想的道路有千万条，这条长坡厚雪的征途，纵使道阻且长，终会迎来光明。

再次致敬默默奋斗在各条战线上的中国科技工作者们，因为有你们，才有了中国制造业由大到强的今天。

知乎用户 字符审美 发表

热榜都上不了，演都不演了，这么恨华为吗🤣

知乎用户 雷诺 Renault 紫毛​ 发表

这篇论文基本上说明了：

我们很长一段时间内仍然无法突破真正意义上晶体管物理尺度的限制，但不代表我们无事可做，只能坐以待毙，还是有努力的余地和办法的。

如果再通俗易懂一点，就是：要如何运用系统工程让歼 8 大战 F22。

同时这篇文章和τ定律的营销意义都远大于学术意义，τ定律就类似于目前学术界前沿除了缩小晶体管物理尺度的其他方法的大杂烩，每个方向其实都不是新的，但包装在一起就能变成一个新东西，我并不反对这种做法，但是这些技术里有多少能落地才是问题，否则学术论文各个都代表天顶星科技了。

为什么这么说呢？在这篇论文里，有一个非常奇异搞笑的部分，即华为重新定义了晶体管密度，而且不是所谓 3d 堆叠下的晶体管密度，它直接重新定义了目前平面设计下的晶体管密度。

而 3d 堆叠的晶体管密度，它在论文里叽里咕噜半天自己也没说明白怎么算，估计得等以后自己需要多少密度的时候再决定怎么算。

简而言之，这篇论文里的晶体管密度算法让谁来都可以让理论晶体管密度飙升，台积电 N7 的密度用上这套算法将会直接等同于台积电 N5，N5 将会直接等同 N3，等于测量物体长度的时候直接把长度单位的定义改了，现在的 1m 只相当于过去的 0.7m 了。

https://kurnal-insights.com/calculators/logic/

感谢 B 站的 Kurnal 老师连夜赶制花氏晶体管算法计算器：

可以看到目前所有的工艺制程用上华为算法，理论密度都能上涨 40~50%，N3 的理论密度将会直接突破 300MTr。

从逻辑密度增加的算法这部分也能管中窥豹，这基本上是个文字游戏，在密度这方面的 roadmap 目前尚不能看出什么质的飞跃，倒是只有数字上的 “质的飞跃”，在路线图里 2031 年达到的所谓 400 + 密度（等效目前业内标准算法的 260-280MTr），就是今年 tsmc 和 Intel 能达到的水平，这还只是密度一个指标，ppa 之类的由于采用 logic 堆叠只会更差，差距并未明显缩小。

也就是说按照这个路线图，华为将在 2031 年达到 2026 年左右 tsmc 制程的晶体管密度，但 ppa，功耗，效能仍表现弱于 2026 年左右的 tsmc 制程。

这篇论文里面讲到的大多数方法，仍然是在描述如何在晶体管物理尺度无法持续缩小的情况下（既没有 EUV 等先进关键光刻技术的情况下），继续通过先进封装（chiplets，3d 封装等），dtco 等技术持续提升 ppa 和晶体管密度，能落地多少才是关键。

知乎用户 杨若泰 发表

一掐脖子就翻白眼，一松手又遥遥领先，造不出 euv 说再多都没用

知乎用户 说剑 发表

台湾林本坚因该是提前知道一些消息，之前就说大陆在憋大招，重新定义现在的制程，把现有做高制程芯片的逻辑全给颠覆掉。

今天看股市，大资金不会骗人，本来半导体板块已经够高了，今天直接暴力跳空高开继续冲高。

知乎用户 淮桐 发表

这才是正常的芯片研发企业👍

知乎用户 Nomore 发表

最新的信息出来了，划重点：麒麟 2026（预计 Mate90 Pro Max 和 Mate90 RS 会搭载）晶体管密度提升 53.5％，P 核能效比提升 41％，峰值频率提升 12.7％，约 3.1GHz，预计到 2031 年晶体管密度提升到 400+MTr/mm²，主频达到 5.0GHz。

光是 P 核能效比提升 41％这点就已经非常炸裂了，相当于把高通、发哥两三代的能效提升全攒到这一代上了。

只能说现在制约华子的真的只剩下产能了。

知乎用户 kejigou 发表

“韬” 这个字太简单了，我觉得应该叫 “饕”，更符合华为的企业文化

知乎用户 洛洛 s 发表

还记得当年的光刻厂吗？

基本当个笑话看就行了，太激动只会失望罢了。

天天弯道超车，走正道不行吗？不知道弯道加速容易翻车？？

知乎用户 鳖鳖耶夫 发表

感觉恐怖的不是发布了韬（τ）定律，而是今年下半年就有基于韬定律的芯片能够使用…

知乎用户 李木南 发表

自己去搜华为 25 年 5 月获批购买了 armv9 部分授权

按时间，今年性能媲美 8gen2 的芯片要上市了

自然要 “自研” 一番了

知乎用户 天涯霜雪 发表

先是 DeepSeek，然后是华为。封锁只会让我们更强大。

知乎用户 安静的秦淮河 发表

这个思路大家都知道，不就是减少信号时间，提高频率，并发水平之类嘛。

几十年前大家也知道，说起来很简单，但只有华为把工程问题走通了

这套理论没什么高大上，就是工程实现上非常困难,

如果我们有 EUV，肯定不会去啃这些骨头

这个技术还是很牛逼的，不要看不起，真的是硬生生被逼着走出来的。。。

知乎用户 面包牛奶 发表

每次到这种话题，就一堆人在那里装大神唱衰。

我是不太懂，不过我就是想问一问，唱衰的账号里，有没有当年坚定看好新能源车崛起，然后这次不看好华为突破的？

有没有在去年坚定认为我们打的起贸易战，能逼着美国谈和，然后这次不看好华为突破的？

有没有当初华为被制裁，坚定认为华为后面还能造出手机，然后这次不看好华为突破的？

有没有当初坚定认为能成功，然后这次不看好华为突破的？

有的话来报个道。

知乎用户 念洋 发表

也许，这就是 4G+ 鸿蒙 >5G 的原因吧

知乎用户 原律花 发表

吓哭了

什么叫 238MTr/mm2 的密度？

算上 70% 的利用率，今年就和 Intel 18A 打的有来有回了是吗

要不是这是海思老大说的我都以为是神棍发电

数学 101 时间

让我们来做一道简单的算术题

已知 TSMC N5 的 CPP 是 51，cell height 是 210，求 TSMC N5 的理论最大密度？

请注意 TSMC N5 的实际 HD 密度是 137

知乎用户 铁蛋大冒险 发表

前段时间大佬参访华为芯片基础技术实验室，应该就是有技术突破了。mate 60 系列发布前一周也有大佬参访华为。

知乎用户 rektboiz 发表

确实是和华为 / 海思之前一些年搞的东西对得上，先进封装是一个主流路线，逻辑堆叠虽然目前不是很主流，但是那主要是因为近几年是 GAA+ 背部供电的关键时期不可能上一个这么激进的东西

华为做逻辑堆叠有一些显然的优势，比如说和设备厂商的紧密关系，比如说对现有工艺的充分掌握，领军企业一号位不是跟你开玩笑的

2030 这个时间点目前看来也是比较收敛的，所有信息都对得上，这下真的且听龙吟了，吟不了真得有人提头来见的

当然了最后还是看疗效，我想换折叠屏很久了，希望华为和我明年都给力

知乎用户 大肥猫​​ 发表

相信很快就会有好几个方向的回答了:

1. 这是落后技术。

2. 国外早多少年都有了？

http://3.xxx 路线才是正道，其他的都是歪门邪道。

4. 跟你月薪 3000 有啥关系？

反正目前这个赛道安静的可怕！晚上 6 点以后吧，毕竟十几个小时的时差呢！

知乎用户 戴尔. 库里 发表

和前几年的光刻厂一模一样

知乎用户 i0nium​ 发表

tau for tautology.

不理解这为什么变成「中国在全球半导体领域首次提出指导产业发展的新原则」，甚至新闻稿直接就说「半导体技术实现新突破」了。

实际上这个所谓的定律主要是一种行业观察，甚至论断形式上比摩尔定律和 Dennard Scaling 都来得更弱，更接近一种愿景。

即现存的一系列后摩尔定律时代的系统级工程路线，由华为通过重新命名首次打包成了一套叙事。

总体上不是什么新东西，Dennard Scaling 早在 2007 年就实质性失效了，因此单纯的几何微缩在芯片进步里的重要性本来就一直在下降；
至于时间微缩问题也很早就被数据中心需求关注到了，甚至对消费级需求都明显有影响了，内存墙不就是其中的一种，甚至 X3D 都和这个问题有关；
更何况这几年 AI 需求火热，带宽、互连、延迟比算力更重要的场景大家也见得够多了，专门针对这些需求的先进封装和新的内存缓存技术都一大堆了。

至于全面折叠， 目前大规模 3D 逻辑堆叠并不成熟，如果不只是营销话术的话确实可以视为一种重大突破，可以再看看。

何庭波的配套论文已有预印本：https://chinaxiv.org/abs/202605.00224

读完后目前为止的判断不变。如果这篇文章是 15 年前发布的，会是范式转换期的关键指导思想；如果是 10 年前发布的，也是有洞见的行业观察和未来规划；放在现在，就只是单纯打包、事后总结和愿景展望了。

从全文来看，这是一篇介于产业宣言和跨层系统工程方法论之间的文章，其最主要的问题在于所谓的τ scaling 并没有经过真正的形式化，只是近 5 年行业趋势的一个暴力打包后的统称，没有详细定义和可验证的关系，也就缺乏 Moore’s Law 和 Dennard Scaling 那样的预测能力和可证伪性。

文章只给出了一个描述性的关系τ=f(τtransistor,τcircuit,τchip,τsystem) τ=f(τ_{transistor}, τ_{circuit}, τ_{chip}, τ_{system}) 和一个初步形式化的 τn+1=τn/ατ_{n+1}=τ_n/α ，但 αα 作为关键的 scaling factor 却没有进一步定义，尤其是文章中声称「mobile α≈1.3/yearα≈1.3/year ，AI α≈10/yearα≈10/year 」，但后者的 scaling 显然混杂了经济性、软件工程、集群等多重因素，以至于τ reduction 可以是任何系统优化。

最关键的是本文对 3D 逻辑堆叠这一全行业难题也没有展开讨论，而是直接用「projection to multi-layer folding」「4GHz roadmap」一笔带过了；同样的，对 PPT「Kirin2026 Practice」里的「+53.5%→238MTr/mm^2」这个部分也没有给出任何展开解释和 / 或技术细节——在已经承认热问题是 3D 逻辑堆叠核心困难之一的情况下，这就让本文存在致命的理论缺口。

甚至作为一种宣言，本文都不算太出彩——全文几乎没有真正超出 STCO（System-Technology Co-Optimization，系统技术协同优化）方法论框架的内容，后者早在 2018 年就已经由 IMEC 提出并引入了半导体 roadmap[1]，被 Intel、TSMC 和 Siemens[2] 等广泛采纳为延续摩尔定律的核心方法论之一。

但本文作为受限环境下的工程创新思路，仍然有现实价值；把 STCO 的系统级 PPAC 优化（Power, Performance, Area, Cost）统一进单一的τ scaling 有一定启发意义，在一定程度上或许对不同的工程团队之间的沟通有帮助；作为行业观察，它也有很不错的地方： Compute∝N2,IO∝NCompute∝N^2,IO∝N 是一个很简洁有力的观察；EDA 是 3D 逻辑堆叠的主要困难，因为 developed for 2D assumptions；Moore scaling 本质上并不是关于「空间」而是关于「时间压缩」也是一个很容易被表面含义掩盖的核心问题，锚定讨论框架也是好的方向。

这篇文章重要的地方其实也不在于技术，而是试图重新定义先进半导体评价体系。一直以来大家都默认半导体的先进性来自于先进的制程节点，而华为在受限制的困境中提出先进性的不同框架，对无法自由获得最先进 EUV 的企业 / 国家具有明显战略意义。（但这并不影响这篇文章在技术上瑕疵过于明显……）

最后小结一下，实际上我从头到尾都并没有讨论麒麟芯片今年是否能有巨大突破，甚至我在这里论述的就是不管突不突破都和这个τ定律没什么关系，这玩意在任何意义上都无法成为所谓的「半导体技术实现的新突破」。文章中，真正具有洞见和工程价值的 LogicFolding 和 EDA 问题被一笔带过，而所谓的τ定律并不是一个真正提供了额外解释力、具有工程预测能力和指导意义的新理论，而只是一种未能超出 STCO 框架事后总结，甚至还未经形式化、缺乏可证伪性，几乎就是一种 tautological（俗称：车轱辘话）的状态。

参考

1. ^https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/imec2
2. ^https://resources.sw.siemens.com/zh-CN/white-paper-using-a-system-technology-co-optimization-stco-approach-for-2-5-3d/

知乎用户 养猫的哈士奇​ 发表

更详细的解释出来了。

ChinaXiv.org 中国科学院科技论文预发布平台

简单说就是，几何缩放的本质是压缩时间（开关更快、传输更短），因此应将时间τ作为直接度量。τ缩放定义了一个覆盖晶体管、电路、芯片、系统的分层时间常数：τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)，

晶体管：降低本征延迟与互联寄生；

电路：缩短连线，降低互联 PC；

芯片：优化存储层级与片上互联；

系统：简化协议、优化拓扑；

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τ成为核心指标不是对现有指标的重新包装。频率、延迟、带宽和吞吐量都由各自层的τ决定。不同的分工的人，比如工艺工程师、IC 设计师、系统架构师可以用相同的单位讨论同一个指标量，全栈统一，各层独立优化，不用时序了

Kirin 2026、Kirin 2027 都已流片在固定工艺节点下，Kirin 2026 实现了：晶体管密度从 155→238 MT/mm²（+55%），能效提升 41%，频率提升 13%。

知乎用户 aikongtiao 发表

我不懂，网友说大概的意思是，要更快地从 a 点跑到 b 点，国外的方法是缩短 a 和 b 之间的距离，我们的方法是加快从 a 到 b 的速度。既然国外卡着专利不给我们共享，我们就另外找条路。

知乎用户 dder 发表

别的都是虚的，今年密度要提升到 238M，已经超过台积电的初代 3nm 了。

知乎用户 starfield 启动 发表

虽然我一点都没听懂

但是几个月后大家就能看到成果了，真的牛逼在回来考古这个时刻

知乎用户 滚滚游侠​ 发表

韬定律，这个名字起的好，谐音套定律。

摩尔定律虽然现在差不多失效了，好歹 18 个月，成本减半，是有个明确数值的。发明定律就纯粹 A4 雕花，啥条件没有，啥数值没有。

我来给你定义个套定律: 2026 年高位接盘半导体，未来套十年。

知乎用户 wp1998 发表

語言創新是我們最大的創新

知乎用户 Young​ 发表

以我大学简单学过的数字逻辑和 CPU 知识，浅薄地推测一番。

韬定律本质上，是把芯片竞争的焦点，从单纯追先进制程，往电路、架构、封装、系统协同上发力。

数字门电路里延迟很大程度和时间常数τ=RC 有关。线越长、电阻电容越大，信号跑完就越慢。但同时主频也受关键路径限制，程序速度还受访存、流水线、互连影响。所以华为讲的τ，本质上就是盯着时间常数和端到端延迟，把信号传输、数据搬运、指令调度这些环节一起压缩。

这个思路对当前国产半导体的意义很现实。先进光刻机、EUV、材料设备这些短板，不会因为一个定律立刻消失。但如果只沿着几何缩放这一条路追，永远容易被卡在制造节点上。韬定律给出的方向是，在制造受限时，尽量通过设计能力、系统工程和软硬协同，把同样工艺的性能榨得更干净。

所以之后国产芯片设计，不再只追求用几纳米来定义先进。而是用类似等效的概念衡量。同时也会倒逼 EDA、封装、互连、编译器一起补课，因为这套东西不是单点突破，需要协同优化。而且对现在 AI 芯片尤其关键，因为 AI 计算瓶颈很多时候不是算不动，而是数据搬得太慢、通信等得太久。

有没有真突破，最终还是要看麒麟新品、昇腾系统、功耗性能比和量产良率。现在更像是一条路线图公开亮相。

知乎用户 Gemfield​ 发表

这里的 “逻辑折叠技术”，不确定是不是说的 Temporal Logic Folding。

时序逻辑折叠（Temporal Logic Folding, TLF）自 2006 年被提出以来，至今已走过了整整二十年的发展历程。这项技术的核心魅力在于：借用 “时间” 作为第三个维度，去压缩硬件的 “空间” 面积。它将一个在平面上展开的庞大逻辑电路，按拓扑顺序像 “折扇” 一样叠起来，让同一组物理硬件在不同的时钟周期变换不同的角色。

2006 年的第 43 届设计自动化大会（DAC 2006）上，美国普林斯顿大学的 Wei Zhang（张薇）、Niraj K. Jha 与 Li Shang（尚笠） 团队发表了开创性论文，首次正式确立了 Temporal Logic Folding 的理论模型，并推出了名为 NATURE 的微架构。

硬件架构设计出来后，如何把一个任意的平面 EDA 电路图完美地 “切片并折叠” 到不同的时间段，成了最大的算法瓶颈。2009 年，普林斯顿团队在国际顶级期刊 ACM JETC 上推出了 NanoMap 编译与映射优化流。TLF 从 “纯硬件设想” 真正变成了一套可落地的 EDA 自动化设计方法学。

2010 年，硅谷著名的独角兽初创公司 Tabula 惊艳亮相，将该折叠的思想直接推向了商业战场，推出了 Spacetime（时空）架构 及 3D 动态可编程器件（3PLD）。这是 TLF 思想在工业界最轰动的一次尝试。Tabula 的芯片在物理上只有一层单晶圆，但它通过内部高达 1.6GHz 甚至更高 的超高速重构时钟，模拟出了 8 层甚至 12 层 “折叠层（Folds）”。尽管 Tabula 在 40nm 工艺下实现了超越赛灵思（Xilinx）数倍的逻辑密度，但由于其时空编译器的复杂性突破了人类工程师的认知极限，加之后续工艺迭代的资金链断裂，Tabula 最终在 2015 年遗憾关闭。

随着先进半导体工艺跨入 20nm/14nm 节点，普林斯顿团队做出了重大的务实修正，推出了 FDR（Fine-grain Dynamically Reconfigurable，细粒度动态可重构） 架构，改用高密度的 纯 CMOS SRAM 块 来存储折叠上下文（Contexts）。由于逻辑被折叠，芯片物理面积剧减，原本拉扯数毫米长的 “全局长导线” 直接缩短成了微米级的“本地短互连”。FDR 通过全面砍掉全局布线，在纯 CMOS 工艺下实现了面积缩小 9.14 倍、功耗延迟积（PDP）显著下降的优异表现。

步入 2026 年，随着 2nm GAA（全环绕栅极）工艺、Monolithic 3D（单片三维集成）以及新型二维材料的全面成熟，逻辑折叠迎来了技术闭环。学术界与产业界联合推出了 FDR 2.0：它被原生设计在 22nm 及更先进的 FinFET/GAA 工艺上，引入了专用的进位逻辑（Carry Logic）、对角线直接本地链路以及嵌入式动态可重构 DSP 模块。

中国在这方面也早有布局，比如高校梯队中，香港科技大学张薇教授团队（TLF 发明人之一）在细粒度编译映射上持续迭代；清华大学魏少军、尹首一教授团队不仅在学术界连续发表顶级论文，更将理论转化为可商用的 “代数数据流图映射算法”；此外，国内的封装巨头在近年内攻克了高密度晶圆级混合键合（Hybrid Bonding）和超细间距 micro-bumping 技术，也为 FDR2.0 的实际应用打下了基础。

而通过调优后的 FDR 2.0 架构，可以在相对成熟且完全自主可控的国内工艺节点上（如 7nm 工艺），通过将逻辑深度折叠 4 层到 8 层、配合内部重构时钟，在不改变外部物理制程的前提下，实现等效于先进制程的逻辑密度和算力输出。

知乎用户 Targaryen 发表

这个 “τ定律”，名字挺酷，但咱们还是得聊聊实在的

各位朋友，大家好。

这两天，好多朋友给我转了一篇报道，说华为发布了一个 “韬（τ）定律”，要用什么 “时间缩微” 替代 “几何缩微”，还说已经量产了 381 款遵循这个定律的芯片。哇，说实话，刚看到标题的时候，我第一反应是：这么厉害？赶紧学习一下。

但看完之后，作为一个在半导体行业摸爬滚打了几十年的工程师，我想跟大家掏心窝子聊几句实在话。

大家都知道，我做小米这些年，最深的体会就是：做产品，做技术，一定要敬畏规律，尊重科学，不能玩概念。 我们当年做澎湃芯片，那真是一口一口啃硬骨头，从零开始学物理，学材料，学 EDA 工具。为什么这么难？因为芯片这个东西，它不讲情怀，不认口号，它只认物理规律。你的晶体管沟道少一个纳米，漏电流就指数级往上涨，没有任何商量的余地。这是科学，是硬道理。

所以当我看到 “时间缩微” 这个提法的时候，我就在想，这个 “时间”，它怎么个缩微法呢？

咱们搞过芯片设计的都知道，信号的传播延迟，它是由你的导线有多长，还有你用的材料介电常数是多少决定的。说白了，这本质上还是几何问题和材料问题。你想让信号跑得快一点，要么把线做短——这是三维堆叠、先进封装在做的事；要么换个好点的材料——这是 low-k 介质在做的事。你把这些工程优化重新起个名字叫 “时间缩微”，说这是一条新定律，这个…… 我觉得咱们还是诚实一点比较好。

就像我做手机，我把电池做大了，把功耗优化了，续航变长了，然后我说我发现了 “能量密度时光拉伸定律”，你信吗？你肯定不信。你会说，雷总，你不就是塞了块大电池又调了调系统嘛。对，就是这个道理。技术进步值得鼓掌，但别动不动就发明新定律。

还有那个 “逻辑折叠”，听起来特别有未来感。但我仔细看了看描述，什么 “软件、架构、芯片全栈协同”，“重构互连协议”，这不就是我们行业天天在做的系统级优化吗？动态可重构、流水线乱序执行、近存计算，这些学术界和工业界都研究了十几年甚至更久了。这些都是非常扎实、非常有价值的工作，但你把它们装进一个新名词里，说这是你独家发现的 “τ定律” 下的核心创新，这对那些在这个领域默默耕耘了几十年的科学家们，是不是不太公平？

最让我觉得不可思议的是那 381 款芯片的数据。我心里默默算了一下，如果按照报道的逻辑，只要你在设计流程里跑了时序优化，压缩了关键路径延迟，就算遵循了 “τ定律”——那我敢说，从英特尔 1971 年做出 4004 开始，人类历史上生产的所有芯片，几乎百分之百都遵循了这个定律。高通、苹果、联发科，包括我们小米做过的芯片，全都算。那这 381 款，是不是说得还有点保守了？这个数据，它除了让人觉得数字很大很厉害，其实在科学上没有任何统计意义。

做技术的人，最怕什么？最怕自嗨。我们以前做金山，后来做小米，踩过最大的坑就是以为自己找到了什么独门秘籍，结果打开门一看，全世界都在这么做。真正的创新，是敢于承认自己站在前人的肩膀上，然后在那之上，哪怕只多做了一厘米的工作，也把它说清楚，讲明白，接受同行检验。

所以我特别能理解华为兄弟们这些年的不容易，被制裁，被卡脖子，憋着一股劲要证明自己。这种精神我非常尊重，甚至感同身受。但恰恰是因为这么难，我们才更应该踏踏实实，一砖一瓦地把基础夯实。3D 堆叠搞得好，就说 3D 堆叠搞得好；架构优化有突破，就说架构优化有突破；软硬协同做得棒，就说软硬协同做得棒。用大家都能听得懂、能验证的语言去交流，全球的科学家和工程师才会真正尊重你，愿意跟你合作。

千万别把工程进展包装成玄学定律。这个东西，内行看了摇头，外行看了热闹，最后伤害的是自己的品牌信誉，也容易把年轻工程师带偏——让他们以为不用去啃半导体物理和材料的硬骨头，靠造词儿就能做出颠覆性创新。不是这样的。

还是那句话，优秀的公司赚取利润，伟大的公司赢得人心。 怎么赢得人心？用厚道的产品，用扎实的技术，用真诚的沟通。少谈些 “定律”，多流些 “汗水”。中国半导体产业的长征路，需要我们仰望星空，更需要我们脚踏实地。

跟大家共勉。谢谢。

（以上内容仅代表个人对行业科学传播方式的看法）

知乎用户 咕呵呵呵 发表

再粉饰也不能掩盖，这玩意儿就不是半导体的新突破，而是被制裁的没办法的替代方案。

既然无法缩小芯片，那就堆叠芯片，用精度不那么高的芯片先用着，用这种替代品来缓解制裁，不至于无芯片可用！

同时在这期间，继续进行光刻机的研发，争取实现技术突破（不过我看这情况，没第二个钱学森，这个技术怕是不好突破了）

所以我现在看见什么超车就烦，弯道超车、换赛道超车…

你超哪门子车了？？

脖子还被人攥着呢，气都上不来，居然又超车了？

知乎用户 这位太太你也不想​ 发表

按我对华为的了解

这家公司最喜欢在自己定义的赛道赢

所以

所谓的韬（τ）定律

就是，我们做不到 3nm，但是我们性能比 3nm 强

原因是我们优化了架构巴拉巴拉

具体参考 GPU turbo

然后就是，我们 6nm，给你们 1.4nm 的体验

参考 12G 有 16G 的使用体验

这个也是一样。

大概率是看到 deepseek 的成功

想要复制路线

deepseek 让大模型从卷算力到卷算法 + 算力

华为的路线差不多也是这个

知乎用户 我是小呀小未名 发表

我似乎明白了，为啥现在华为 mate80promax 跳水那么厉害了，原来是有大的要来。

其实对于华为终端而言，最牛逼的从来都不是性能都有多强，一直就是芯片下放，真的无敌，你想想假如畅享 100promax 用上 8020，你想想如果 nova 的 ultra 明年用上 9030，那得多恐怖。

而现在如果连性能的短板都补齐的话，那就真的为所欲为了，再加上现在的的适配，其实对于绝大部分的用户来说已经没有使用障碍了。

至于对中国半导体产业有啥影响，我觉得【自主可控】这比任何都重要。

至于怎么评价，我只能说，华子的实力让很多 “沸腾党” 都觉得自己保守了，非常期待下半年的 mate90 系列会是什么表现。

知乎用户 FI28 发表

技术上其实知乎没几个有资格讨论的，也不是大家真关心的

这件事的意义在于

这是这几年来华为第一次公开场合介绍芯片以及相关技术路径

并且是新华社、人民日报还有几个官方背景的单位共同发布的消息

这说明了，中国半导体走出了自己的路，一条完全不用担心美国人制裁上下游所有供应链，能够完全自主可控的路

能不能在 21 年等效 1.4nm 且看即可

但是她既然提出来了，新华社既然转发了，我相信能否等效只是时间问题，说一句中国半导体从此站起来也不过分

知乎用户 马杀鸡 发表

谢邀。

这个题目下的芯片专家果然是多啊，我这种搞通信的 HIGO 是看不明白何总讲的是啥。隐隐觉得很牛。

芯片专家们已经在这个问题下开始嘲讽嘲笑上了，又开始说华子吹牛和且听龙吟。

原文在此：Tingbo He.A Time Scaling Theory for Multi-Layer Electronic Systems. 中国科学院科技论文预发布平台.[DOI:10.12074/202605.00224]

ChinaXiv.org 中国科学院科技论文预发布平台

这个技术之所以被华子深度研究，原因在论文里有，就是被制裁用不了最高制程。

只不过因祸得福了，比如 9000s，比如 9030pro，比如马上现世的 2026。

这或许就是 EUV 极限之后的下一步解决方案。

因为从这种解决方案，目前已生产的麒麟 2026 的提升很大。

咱也不知道为什么，为啥唱反调的人非要披着另一层外衣，非得挑拨对立嘛？我是不信那些粉丝在这件事上唱反调的。

在我认知里，对这件事不感兴趣一是顺手划过二是冷眼旁观；主动跳反的嘛，emmmmm，不言自明~~

知乎用户 凌云 发表

华为折腾这些东西，本质就是在无法解决制程问题的前提下，搞各种各样的拼好芯，在多个性能指标的 trade-off 过程中，专门优化某一部分来搞田忌赛马，保证纸面性能。做法非常类似当年的苏军，二战时代就给 IS-2 坦克装 122 大炮，在无法解决高膛压炮管工艺问题的情况下，靠加大口径，牺牲载弹量和发射速度保证纸面的破甲能力不输德军的重坦。

比如还记得去年的 cloudmatrix 384 吗？算力超越 nv 几百倍啦，我们会搞通信啦。一年过去了，还听得到声音吗？

“一个芯片打不过你，我们绑一堆芯片打过你”——这种话术跟当年 OPPO 狂吹联发科八核处理器其实是一样的。几百个节点，launch data 的时候怎么进行负载均衡？节点之间怎么相互通信？跨节点之间的梯度同步、参数同步怎么做？路由怎么走？

这个复杂度增长可不是线性的，根本不是什么 “华为更会做通信” 能解决的。有点编程经验的人都能理解，这套系统在实际运行中的性能，必然远远劣于纸面指标。所以尽管去年的时候就在吹，什么算力超越 nv 多少倍。但一年过去了，以 DeepSeek 团队的技术实力，还是搞不定，训练还得靠海外租 NV 的卡。

这次也是一样，3D 堆叠这种事情用你提什么新定律吗？谁不知道？DRAM/NAND 也早就堆叠起来了——但那些玩意儿也就是密集读写的时候负载大一点。计算芯片长期高负载工作，叠在一起，散热怎么办？想解决散热问题就只能降低单片工作负载，绕了一圈性能又降下来了。这是物理定律限制死的。

当然，我觉得他这么搞也无所谓。情绪价值也是可以当成商品售卖的。芯片性能、跑分这些事情闹来闹去，有几个人真用得着那么极致的性能？几个人非得开 60 帧玩原神并要求战斗不掉帧？

知乎用户 不禅 发表

我觉得吧，华为不管怎么努力，还是比不过小米的玄戒。。。。玄戒才是中国芯片的脊梁、未来和基石。

虽然手持麒麟 9030，如果麒麟 9040 有重大突破，还会入手一台。

但我知道，不管华为怎么努力，始终都将被小米超越，在将来。。。。

甚是戚戚焉。。。

知乎用户 渔夫 发表

华为的营销确实厉害。

这些行业认识基本上算是行业共识的。

华为创造了个名词韬（τ）定律；然后全网都是这个名词，一堆行业外的媒体跟进。然后今天半导体板块大涨。

真的厉害。

知乎用户 帅大虾​ 发表

有一家公司，只会等着国内国外公司的技术突破后搭顺风车，每天提心吊胆，卑微等着美国的赏赐，拿到嗟来之食——一些相对过期落后的技术，在他们被掐着的核心技术上基础上缝缝补补，通过整合供应链，哪个行业热门就涉足哪个行业，天天蹭各种热点风口，但他在中国网络的号称的是——目前最有可能改变全球科技格局的中国公司之一。

有一家公司，从不屈服于国外公司政府的层层枷锁，从 0 到 1，潜心钻研国外各种掐国内脖子的信息技术，捅破欧美政府的重重封锁，让欧美买国内的专利授权，成为中国高科技的代名词，让中国的技术领先全球，成为科技的领导者，但他在中国网络的号称的是——只是一个千亿营销的公司。

知乎用户 金库大叔 发表

「时间缩微」替代「几何缩微」。

说人话就是，「几何缩微」搞不了，只能搞搞「时间缩微」。

那你如何应对即搞「几何缩微」又搞「时间缩微」的厂商呢？

宏大叙事改造技术路线？

有些牛逼吹不得。

到时候看吧，卡不卡，热不热，大号均热板，金属后盖能不能压住？实在不行继续增加鸿蒙风扇，一个不行，两个，两个不行，四个。

知乎用户 呵呵 发表

“时间” 就是一个噱头概念，用来包装 7nm 直接叠两层的

恰恰说明 3nm 芯片肯定是造不出来了，光刻机也没戏，于是只能从其他方面修修补补

说白了还是用 7nm 堆叠

简单点总结，就是晶体管密度提不上去，就一层变两层，单位面积密度翻倍。思路和光刻厂差不多。

但是直接说叠两层，太 low 了，因此说两层优化了电路，时间延迟少了，把叠两层，包装成 “时间” 的概念，一下子就高大上了

而且这种优化，与台积电 FinFET 到 GAA，这种晶体管物理结构升级（制程升级），差距很大

最多算个技巧上的更新，是对现有逻辑电路 “局部” 优化，达不到制程升级这种全局优化效果

首先散热就是问题，但到时候测评一定是出一个不看发热的功耗（比如液氮降温，在这种日常手机根本达不到的情况下的功耗，那这种情况下堆叠导致的发热被刻意回避）

其次良率

最关键的还是，只有部分逻辑电路适用，不会有制程提升这种全局效果

仍然没有摆脱力大砖飞的思路，只能算几年前就已经有的局部优化

和去年 gpu 的更新思路一样，直接把面积增加 50％还是 100％
今年是面积增加 100％，但是叠在一起

知乎用户 台湾是中国的 发表

理论深奥，坐等大佬细讲

具体拿到手看样子今年秋天 mate90 会采用

我到时入手一台，给大家测下

知乎用户 Deep Van​ 发表

傻逼华为，3D 堆叠是先进封装范畴的一种工艺，学术上和工程上再常见不过了，3D 逻辑堆叠（3D IC / 3D Stack）在学术界和工业界（比如台积电的 SoIC、Intel 的 Foveros）早就不是新鲜事了，本质上就是晶圆级或者芯片级的异质 / 异构集成。

不好好说话非要排列组合中文，手机和电车市场上染的臭毛病往半导体工程方向上带。我只能理解成这是被时代淘汰的老登的惶恐。

还和摩尔比，你丫也配。

冷知识：韬字发音为 tao（套）

一、 扒开 “韬定律” 的 PR 外壳，工程本质是什么？

抛开宣传口号，从技术细节来看，华为所谓的 “韬定律”（用希腊字母 $\tau$ 命名，代表电路理论中的时间常数 $\tau = RC$），核心逻辑是：在无法获得更先进制程（无法通过几何缩微减小电容 $C$ 和电阻 $R$）的情况下，通过物理空间上的近距离互连，强行把信号传输时延降下来。

他们宣称的逻辑折叠技术，在半导体工程上的真实映射其实就是：

• 3D 逻辑堆叠（Logic-on-Logic）： 不再是传统的 HBM 那种存储堆叠，也不是简单的 Chiplet 2.5D 平面拼接，而是把计算核心（如 CPU/GPU 簇）直接做垂直拆分和堆叠。
• 混合键合（Hybrid Bonding）： 既然提到了时延和超高密度，BEOL（后道）必然要砍掉传统的 Solder Bump（焊料凸块），直接走铜 - 铜（Cu-Cu）无凸点直接键合，将引脚间距（Pitch）缩到微米级，以此暴增垂直通孔（TSV）密度，将寄生电容和电阻压到极限。
• 系统级协同（Co-Design）： 既然在物理层做了折叠，EDA 工具、供电网络（PDN）就必须重构，甚至需要处理极为恐怖的 3D 散热和热膨胀（CTE）匹配问题。

说白了，就是因为几何缩微（Dennard Scaling / Moore’s Law）在工艺红利上卡住了，逼得他们必须在后道先进封装和三维架构上榨取时延红利。

问题是混合键合的龙头是 BESI，华为压根拿不到他家设备，这意味他们最后的产品只能是路边一条。

至于 W2W，那就加倍幽默了：

二、 为什么要生造一个 “韬定律”？

在学术界，系统级物理缩微或者时延驱动的架构演进有其自身的严谨学术表达。华为非要搞出一个 “韬定律” 并定义“逻辑折叠”，背后的动机非常符合消费电子和汽车市场的营销惯性：

1. 抢夺华语语境下的 “标准定义权”：
   台积电有 CoWoS 和 SoIC，Intel 有 EMIB 和 Foveros，ASE 有 VIPack。华为需要一套属于自己的叙事话语体系。在国内产业链高度整合的背景下，生造一个宏大的哲学 / 物理学名词（用 “韬” 字既对应了希腊字母 $\tau$，又暗合了 “韬光养晦” 或“某种大略”的宏大叙事），更容易在政治、资本和供应链层面形成强大的号召力。
2. 掩盖制程劣势的战略烟雾弹：
   发布会上明确提到，由于外部限制，他们要 “用 3D 混合封装工艺弥补先进制程受限的不足”，并扬言到 2031 年晶体管密度达到 1.4nm 同等水平。把原本属于“不得已而为之” 的工程突围路线，包装成一个“超越摩尔定律” 的、全行业通用的 “第一性原理”，这是典型的消费电子公关降维打击法。
3. 拉动本土供应链的投资预期：
   这种概念一出，A 股半导体板块瞬间掀起涨停潮。其潜台词是告诉国内的设备商（如前道 ALD、清洗设备、后道临时键合 / 解键合、先进封装测试厂）：“不要再幻想买到 EUV 了，全面往 3D 堆叠、多层金属互连、高深宽比沟槽清洗工艺转型，钱往这里投。”

三、 从硬核工程角度，这个方向的真正痛点在哪？

作为一个研究低时延系统和宏观 / 行业策略的专业人士，你肯定最清楚，PPT 上的 “时延缩微” 转化为量产时，工程上的骨头有多难啃。

华为想在今年秋季的麒麟芯片上完整落地所谓的 “逻辑折叠”，必须直面以下行业公认的死穴：

知乎用户 暗中观察 发表

基于鸿蒙系统给我带来的华为震撼，我有理由相信此次也会是一地鸡毛

知乎用户 随风过往 发表

这种时候还是用 ai 锐评一下吧

知乎用户 Mononoke​ 发表

其实就是把行业内的技术路线包装一下，起个新名字，讲个遥遥领先的故事。

官媒大量报道，看到消息的大部分网友会理解为 “华为发明了先进的独家技术，可以绕过 euv 等方面的限制，让中国大陆的芯片等效制程弯道超车、赶上甚至超过台积电”

于是华为遥遥领先的名声延续下去，消费者继续为之买单。等过几年大家发现好像华为的芯片等效制程还是明显落后的，这时你要是说华为当初吹自己有遥遥领先的新技术原来是在骗人啊，华为或其粉丝就会说：谁吹了，你仔细去看看论文，我们说的韬定律明明只是对行业主流路线的总结，我们从未说过它是遥遥领先的技术……

这个循环已经出现了好多次，GPU turbo、鸿蒙的微内核，不都是这样？令人诧异的是，华为每次开始这么吹牛，哪怕产品还没做出来，都继续有一堆人默认相信华为。

知乎用户 小德君 发表

很有意义，首次采用了希腊字母命名法，是继山海经命名法之后的另一突破

知乎用户 剧烈推移 发表

拍月亮

gpu turbo

自研鸿蒙比安卓快 60%

5G 专利第一还被卡脖子

光刻厂

盘古大模型

韬定律

知乎用户 ST.CH 发表

τ定律本质上是一项针对时延优化的系统工程。

华为不再死磕把晶体管做小，而是把目标换成压低信号传播的时间常数τ，通过逻辑折叠这类架构层面的重构来压缩延迟，换取等效的性能密度提升。这事不是空谈，过去六年基于这套思路海思已经量产了很多芯片，真正难的是从一家公司的成功实践变成行业共识。对半导体产业来说，它起码给了一条不硬追最先进光刻机、靠系统级优化突围的路径

知乎用户 陈独秀的橘子树 发表

搞笑滑伪都是搞了一堆的皮包公司

偷偷的找台积电做的流片

只要懂王彻彻底底的掐死台积电，炸平台积电

哄懵滑伪就彻底凉凉了

懂王赶紧速速动手

知乎用户 Simon 发表

幸好牛顿生得早，要是再晚个几百年，万有引力都要被打破国外垄断，甚至重新命名成 “悬浮抑制技术”。

知乎用户 不锈钢米老鼠_v2 发表

成功解决了 2G 业务的甲方老登不认识希腊字母的世纪难题。

还是不抖机灵吧。看了下这几页 slides，韬定律本质就是优化 RC 的积来减少时延。。。emmm 这个不是业内几十年都在干的事情吗？而且是日常工作里面最基础的事情，你让我把这个写在 weekly meeting 里面我都怕丢人那种。搞个定律还大肆宣传不就是脱了裤子放屁吗？

当然，这个定律本身是没有错的，不过含金量嘛？打个比方，这个事情套到电动车上相当于：2026 年，尊借汽车提出翼威（EV）定律，电动车（Electric Vehicles）一定要增加续航

知乎用户 Vincent 发表

华为的尿性一直都是牛逼先吹上天，干成了就遥遥领先，国家脊梁。 没干成就准备下一个，自有大大儒辩经。

这个题目下的回答也验证了 “满瓶不动半瓶摇” 的定律，越专业越冷静，越业余越赢麻。 当初方舟编译器让多少知乎半吊子 “技术答主” 露出底裤的。

知乎用户 傲天战殇 发表

糇不能只在人民日报说小米的时候赞同人民日报的权威

知乎用户 qingling88 发表

两岸猿声啼不住，轻舟已过万重山。

知乎用户 罗夏 发表

HUAWEI 嘴里的话我现在一个字都不信。

知乎用户 胡工 发表

用不着一堆人在这里冷嘲热讽

今年 90 出来自然见分晓

那时候要是提升巨大，这帮膝盖癌只能装 si

知乎用户 红眼睛幽看叶孤城 发表

知乎所谓的 “技术”、“科技” 属性越来越像个笑话。

这么大的科技新闻，整个半导体板块涨疯了，居然热榜无名？

热榜居然在营销什么 “空调安装严格”？

抖音这种娱乐为主的都不至于沦落至此，跟百度一样为钱是图吧，看看还能蹦跶多久。

知乎用户 老古 发表

秋季发布的芯片性能大幅提升。

2031 年干到等效 1.4 纳米。

几个月后就可以初步验证了，激动！

更：

它们说：你用 7nm 干韬定律，人家用 2nm 干韬定律，你沸腾个啥？

我说：歼 20 刚出来时，你们也是这么说的。如今我们的六代机都试飞了，你们吹上天的美式六代机毛都没有一根。

再更：

叠！使劲叠！！华为背得住！！！

沿着这条路走下去，叠的层数多了，是不是就是智子了？

知乎用户 躲椒羽头 发表

遥遥领先的让我一时分不清该拿诺贝尔奖还是菲尔兹奖…

知乎用户 兔子加油冲 发表

最大的意义就是造了一个新词，又可以骗一波国家的补贴，具体请参考 5G 和盘古大模型。

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还真是有趣啊，一批人类的好朋友在评论区上蹿下跳，感觉被戳中了 G 点呢

7 家半导体公司股价刚创新高就减持，套现金额可达 127 亿元，如何解读这波操作？对半导体产业意味着什么？

有的 higo 真的护主心切，嘴上是硬的，但是让他们建仓入局是万万不行的…

知乎用户 笨笨小猪佩奇是也 发表

证明中国最被卡脖子的几项技术之一的芯片这一块华为已经完全突破了，5 年后国产芯片水平及性能将持平甚至超越高通等垄断巨头，国内技术壁垒上也就剩英特尔和 AMD 那块市场等待挑战，而这块除了技术性能外系统及软件的适配性才是最大难题。

Ps 没有猴子的赛道真的好安静啊

知乎用户 浮尘​​ 发表

华为海思掌门人何庭波亲口对外宣布，基本上板上错不了。

如果是余承东对外说，一般情况下说 10 分大概有 8 分左右是真的，华为其它人相对都非常保守，何庭波说 10 分基本上不会低于 9.5 分。

且看 2026 下半年 mate90 的麒麟芯片，不出意外要到等效 3nm 或者 4nm 了。

知乎用户 Ning​ 发表

自从 2019 年华为受到制裁当时，何总发表那篇感人至深的信件之后，何总就归于沉寂了。现在她重新出山发言，一定是有大事发生。不懂技术原理，但是相信华为的科研努力和成就。祝贺！

知乎用户 沈以奇焦迈诚 发表

本人德国 tu9 电气工程与信息技术在读，虽然对尖端的半导体产业了解还不是很深刻，但是还是对比较基础的半导体内容，比如说电容，电阻，tau 这几个关键名词很了解的。

我没有自己去读论文，因为 14 页全英文，读起来也很累，让 AI 给我总结了一下，大概就是核心内容并不在于达成了什么突破，其实就是把所有除了把纳米数做小的技术之外，全部都总结了一遍，所谓的摩尔定律和涛定律的对比完全是胡说八道。

整篇论文里面对性能提升最大的居然是协议转换，也就是用同一个协议贯穿所有设备。

接下来是对于整个τ定律的解释

第一部分总体概括了他想怎么样绕过摩尔定律去提升芯片性能。

第二部分，第三部分。都是拿实际例子的分析。第二第三部分主要拿英伟达做对比，第三部分还拿了混合专家模型（DeepSeek 和 Mimo 现在都在用）做实用层面分析。

第四第五部分直接指出了 “定律” 存在的问题，并对 HUAWEI 方案的未来进行展望。

一、它到底说了什么？

核心主张：半导体行业不要再死磕「把晶体管做小」了，应该用「时间常数 τ」作为统一的优化目标，从 3D 堆叠、协议精简、光学互联等多个维度同时压缩延迟。

（注意以下的技术没有一个是成熟地实现了的，这篇论文只是一个展望性质）

四个技术支柱：

【LogicFolding（逻辑折叠）】

把电路垂直堆叠到多个有源层，缩短片内走线

论文宣称效果：晶体管密度 +55%，能效 +41%

【Unified Bus / UB（统一总线）】

用单一协议替代 PCIe、Ethernet、TCP/IP 等多层协议栈

论文宣称效果：约 500× τ 压缩（从数十微秒降到约 100 纳秒）

【Hi-ONE（高密度光学互联引擎）】

（你还真是一如既往的喜欢用这个 hi 字）

近封装光学引擎，用光代替铜做芯片 I/O

论文宣称效果：每模块 8 Tb/s 带宽

【3D Folding（三维折叠）】

把电源、内存、I/O 从芯片边缘移到垂直表面

论文宣称效果：远期 100× 集成度增长

二、用 NVIDIA 的例子看行业现状

NVIDIA GPU 这五年的关键变化：

V100（2017 年）

工艺：12nm

晶体管：210 亿

核心驱动：架构创新，Tensor Core 首次引入

A100（2020 年）

工艺：7nm

晶体管：542 亿

核心驱动：节点缩小，晶体管翻了一倍以上

H100（2022 年）

工艺：4nm（本质是 5nm 的优化版，下同）

晶体管：800 亿

核心驱动：节点继续缩小 + Transformer Engine 专用硬件

B200（2024 年）

工艺：依旧是 4nm（没有缩小！）

晶体管：2080 亿

核心驱动：把两颗 die 拼在一起（CoWoS 封装 + NVLink 5.0 的 1.8 TB/s 互联）；FP4 低精度，推理吞吐翻倍；HBM 带宽从 3.35 TB/s 跳到 8 TB/s

H100 到 B200 的工艺节点没有任何进步，但训练性能提升了约 4 倍，推理性能提升了约 30 倍。靠的是什么？不是节点缩小，而是多芯片拼接、数值精度创新、带宽翻倍。**NVIDIA 自己已经在走「不靠节点缩小」的路了——这正是 τ 定律主张的方向。**区别在于：NVIDIA 是被动地「节点不够，别的来补」，τ 定律想把这套做法变成主动的理论框架。

三、两个最关键的技术对比

第一组对比：NVLink vs UB（都是片间互联方案）

【NVLink（NVIDIA 方案）】

物理层带宽：1.8 TB/s（18 根 224 Gb/s SerDes 线）

（SerDes 也是卡脖子领域）

协议层：机内做到内存语义和硬件一致性，跨机仍需 InfiniBand/Ethernet

核心优势：物理层性能碾压，带宽极高

核心代价：需要全球最先进的制程和自研 SerDes IP

量产状态：已大规模部署（B200 的 NVLink 5.0）

【UB（华为方案）】

物理层带宽：相对有限（受制裁限制，无法获取最先进 SerDes）

协议层：单一协议贯穿全栈，机内和机间用同一个 UB，无协议转换开销

核心优势：协议层极致精简，消除了多层协议栈的所有冗余

核心代价：需要整个生态适配 UB——芯片、交换机、软件全部要改

量产状态：Kirin 2026 的 UB 协议已运行，但未公开全规模 AI 集群数据

NVLink 强在物理层（带宽碾压），UB 强在协议层（极致精简）。两条路都在试图解决「芯片间通信慢」这个瓶颈，但走的路径相反。

MoE 模型对互联的真实需求

DeepSeek-V3 就是一个典型案例：

DeepSeek-V3（MoE 模型）

总参数：6710 亿

每次激活参数：370 亿

对显存需求：较低（总参数仅需约 1.3 TB 显存）

对带宽需求：较低（每次只读 370 亿参数）

对互联需求：极高（All-to-All 通信模式）

等效稠密模型（推测，同等智商）

总参数：约 1.8 万亿

每次激活参数：约 1.8 万亿（全部）

对显存需求：极高（总参数需约 3.6 TB 显存）

对带宽需求：极高（每次需读全部 1.8 万亿参数）

对互联需求：中等（All-Reduce 通信模式）

MoE 的核心取舍：用「更复杂的互联」换「更低的显存和带宽需求」。一台服务器内 8 颗 GPU 之间的 NVLink 延迟只有约 200 纳秒，但一旦跨服务器走 InfiniBand，带宽从 1.8 TB/s 骤降到约 50 GB/s——差了 30 倍以上，延迟也跳到微秒级。UB 最核心的价值正是作用于这个跨服务器通信场景：它宣称能把跨服务器延迟压到约 100 纳秒，在延迟上逼近机内水平。

其他大厂的互联方案：

NVIDIA：NVLink-C2C + NVSwitch

覆盖范围：机内统一，跨机仍需 InfiniBand

是否开放：私有协议

Google：TPU ICI（Inter-Chip Interconnect）

覆盖范围：TPU 之间的专用高速互联

是否开放：封闭，仅 Google 内部使用

AWS：EFA + SRD（自定义网络协议）

覆盖范围：数据中心网络层优化

是否开放：AWS 专有

华为：UB（灵衢总线）

覆盖范围：声称从芯片到机架全栈统一

是否开放：免授权费，已开源 UB 规范

（问题是，所有厂商都要用 ub 的协议）

四、τ 定律的问题

第一个问题：500 倍这个数字具有误导性

500 倍的基线是「TCP/IP 协议栈的数十微秒延迟」。这个基线本身就包含了操作系统内核切换（5-10 微秒）、数据多次拷贝（5-15 微秒）、TCP 协议封装和拥塞控制（5-10 微秒）、PCIe 协议转换（2-5 微秒）等所有历史遗留的冗余。UB 的 500 倍本质上是在说「我们砍掉了所有不必要的开销」。这是一次性的架构优化——你把冗余砍掉一次之后，下次还能再砍出 500 倍吗？不能。这不是一个可持续迭代的技术突破。

第二个问题：最有价值的部分——协议精简——不是长期护城河

NVIDIA 的 NVLink-C2C、Google 的 ICI、AWS 的 SRD 都在做类似的协议优化。任何人如果愿意抛弃兼容性、从零设计一个统一协议，理论上都能做到类似程度的延迟压缩。UB 的优势不在于「别人做不到」，而在于「华为被制裁，不得不做」。UALink 联盟——由 AMD、英特尔、博通、谷歌、Meta、微软等联合发起——已经在开发开放标准的统一互联协议。一旦 UALink 成熟，UB 的先发优势会被稀释。

第三个问题：「定律」这个称谓过于宏大

论文试图把它定位为「继 Dennard 缩放之后第一个统一全栈的缩放定律」。但摩尔定律是基于晶体管微缩的物理规律——栅极长度每代缩短、驱动电流增加、电容减小、延迟下降，这是半导体器件物理可以推导的。Dennard 缩放也有清晰的电场缩放公式支撑。τ 定律的核心是一个工程判据（τ_Bonding 大于 τ_Planar 时值得做 3D 堆叠）。这是一个可量化的决策不等式，在工程上有用，但不是一个普适的物理定律。它更准确的定位是「优化框架」或「系统级方法论」，而不是可以和摩尔定律、Dennard 缩放并列的「定律」。

第四个问题：适用性高度局限于封闭生态

UB 的 500 倍收益要求整个产业链都支持 UB 协议——芯片、交换机、软件栈全部打通。这在华为能深度影响的中国市场内可成立，但在开放的全球市场中，要求所有厂商抛弃 PCIe、Ethernet、InfiniBand 来适配一个华为主导的协议，几乎不现实。

但是，必须指出：华为实际上正在走「开放」路线——UB 已经免授权费开源，openEuler 已集成 UB 2.0，国内已有牛芯半导体等公司完成了 UB 协议 IP 的开发。华为在试图用「免费开放」降低生态适配的门槛，避免陷入封闭生态的困境。但这种「一家主导的开放」能否获得行业信任，仍然取决于华为是否愿意最终将 UB 移交给独立的标准化组织。

第五个问题：论文回避了几个关键挑战

标准治理：UB 如果长期由华为独家控制，在开放市场中的可信度存疑。英特尔当年做 USB 时最终移交给了独立的 USB-IF 组织，UB 目前没有类似规划。

散热约束：更高密度的 3D 封装意味着更高的热密度。论文讨论了功耗和能效，但没有深入讨论 3D 堆叠带来的散热极限。

EDA 工具链：论文承认当前 EDA 工具无法支持 τ 原生的 3D 设计——无法在细胞粒度跨晶圆做标准单元分布、无法统一做时序收敛、无法有效建模层间寄生效应。论文说「初步内部工具已有成果，后续将发布」，但没有给出解决时间表。

物理层依赖：τ scaling 最依赖 LogicFolding 的混合键合工艺。目前 1.5 微米的键合间距、次微米的对准精度，以及 TSV 的持续缩小，都依赖于全球供应商（如 TSMC、三星、Intel 的先进封装产能）。华为在先进封装上的供应链安全是一个未在论文中讨论的风险。

五、整体判断

作为技术路线图：有用。为固定节点下如何继续进步提供了一个可供参考的框架，且已在 381 款量产芯片中得到部分验证。

作为「定律」：名不副实。更准确的定位是「优化框架」或「系统级方法论」。它不是可以和摩尔定律并列的物理定律。

独特性：有限。单看任何一项技术——3D 堆叠、协议优化、光互连——都不是华为发明的。组合成 τ 框架是有益的整理，但不是突破性创新。硬要找一个类比的话，它更像中国半导体版的「齐民要术」——把已有的技术和方法系统地编成一本手册，给它们起了一个统一的名字，然后宣称这是新范式。

最核心的贡献：UB 协议把跨服务器通信延迟从数十微秒压到约 100 纳秒——方向正确，但技术上并非不可复制。

最大的限制：在国内封闭生态中可落地，但在全球开放市场中面临生态适配的根本性障碍。UALink 等开放标准的进展速度，将直接影响 UB 的时间窗口。

最激进的赌注：LogicFolding 的细胞级跨晶圆 3D 堆叠——已有 Kirin 2026 的量产验证（密度 +55%、能效 +41%），但能否持续迭代到 3 层、4 层甚至更激进的 3D Folding，仍是一个开放问题。全球先进封装龙头台积电（SoIC）和英特尔（Foveros）至今停留在 die 级堆叠，本身就说明了细胞级堆叠的技术难度。

τ 定律是一份合格的「在被封锁条件下如何继续进步的工程手册」，不是一个能和摩尔定律并驾齐驱的「新定律」。它最核心的 UB 协议 500 倍压缩方向正确但技术壁垒不高，最激进的 LogicFolding 已在麒麟芯片上量产但路线图兑现存在风险。它的实际价值高度绑定于中国的产业环境和华为的生态控制力，在全球范围内的普适性存疑。（或者说，几乎为零）

知乎用户 cattails​ 发表

把这篇论文喂给了 gpt，他是这么说的：

这篇论文本质上是在提出一个 “后摩尔时代” 的新统一指标：τ（tau）缩放定律。
它的核心思想一句话概括就是：

未来芯片性能提升，不再主要靠晶体管变小，而是靠 “减少系统里信息移动所花的时间”。

论文里所有东西——LogicFolding、Unified Bus、Hi-ONE——其实都围绕这个目标。

一、华为这个 “τ定律” 到底是什么意思？

论文里 τ 本质代表：

一个系统完成 “数据移动 + 计算” 所需的总时间尺度。

它不是单纯 CPU 频率，也不是晶体管数量。

它强调：

• 数据在芯片内部移动多久
• 芯片之间通信多久
• 内存访问多久
• 网络协议转换多久
• 光电转换多久

这些加起来，才是真正限制现代计算机性能的瓶颈。

论文认为：

摩尔定律时代优化的是 “晶体管数量”
而 AI 时代真正要优化的是 “τ（延迟）”。

二、为什么华为说摩尔定律已经不够了？

因为现在先进芯片已经进入：

1. 晶体管还能变小

但：

• 功耗不再线性下降
• 频率不再明显提升
• 数据搬运成本暴涨

这是后摩尔时代经典问题。

2. AI 时代最大瓶颈已经不是算力

论文明确写：

AI 集群超过 80% 能耗用于数据移动
超过 70% 系统成本用于存储

也就是说：

现在不是 “算得慢”，而是：

“数据送不过来”

这点其实和 NVIDIA、Google、AMD、Intel 当前方向完全一致。

只是华为把它系统化了。

三、论文真正的核心：LogicFolding

这是整篇最重要的东西。

传统芯片的问题

现在芯片基本是：

“二维平面”

逻辑电路铺在一个平面上。

于是：

• 线越来越长
• RC 延迟越来越严重
• 时钟越来越难同步

现代 CPU 很多延迟其实不是晶体管速度，而是：

导线太长。

华为的解决方案：LogicFolding

论文提出：

不再把逻辑门全部平铺，
而是把关键路径 “折叠” 到 3D 空间。

简单理解：

以前：

A ----------- B

现在：

A
|
B

通过：

• 晶圆级混合键合（hybrid bonding）
• 超密 TSV
• 多层有源芯片堆叠

把原本横向长距离连接：

变成：

垂直短距离连接。

它的效果是什么？

论文声称：

• 线长减少 30%
• 时钟 buffer 减少 50%
• 时钟偏斜降低 25%
• CPU 频率提高 13%
• SRAM 速度提高 40%

而且：

不依赖新制程节点。

这是它最重要的战略意义。

四、这东西真的是华为原创吗？

这里要分清：

“思想” 和 “工程实现”

1. 思想：绝对不是华为原创

其实：

3D IC / 3D stacking

已经研究了二十多年。

论文参考文献自己都引用了：

• 3D sequential integration
• heterogeneous integration

这些领域：

• Intel
• TSMC
• Samsung
• IBM
• AMD
• imec

都研究很多年了。

类似技术其实早就存在：

Intel Foveros

多层逻辑堆叠。

TSMC SoIC

混合键合 3D 芯片。

AMD 3D V-Cache

把 SRAM 堆到 CPU 上。

Samsung X-Cube

3D 堆叠逻辑。

所以：

“3D 堆叠” 不是华为发明的。

这点必须明确。

五、那华为真正 “新” 的是什么？

这里才是关键。

华为真正的新意：

不是 “有 3D”。

而是：

“把 3D 当成主要性能扩展路线”

以前行业里：

3D 堆叠主要用于：

• 堆缓存
• 堆 HBM
• Chiplet 封装

本质还是：

2.5D 辅助技术。

但华为论文提出：

直接把核心逻辑路径本身拆到 3D

这是不一样的。

论文里明确说：

把多个 active tier 当成 “一个连续逻辑平面”

这和传统 chiplet 区别很大。

传统 chiplet：

• 是模块级分割

华为这个：

• 是 “逻辑门级” 折叠。

它甚至提到：

EDA 需要把多个 die 视为一个整体布局布线。

这点是比较激进的。

六、这是不是业内第一次提出？

不是第一次。

但：

华为是第一次把它上升成 “后摩尔时代主路线” 的公司之一。

实际上：

学术界早有类似方向：

Monolithic 3D IC

就是：

• 真正把逻辑层垂直集成
• 不是简单 chiplet

这和华为 LogicFolding 非常像。

imec

过去几年也一直在提：

• CFET
• Sequential 3D
• backside power
• buried power rail

本质方向相同。

Intel

也在推进：

• RibbonFET
• backside power
• Foveros Direct

目标也是：

减少 interconnect delay。

所以：

华为不是凭空创造了新物理学。

七、那为什么这篇论文还是很重要？

因为它第一次：

把后摩尔时代所有趋势统一成一个框架。

它把：

• 3D stacking
• 光互联
• Unified Memory
• NoC
• HBM
• Chiplet
• Co-packaged optics

统一解释为：

“降低τ”

这是它真正厉害的地方。

八、它像什么？

其实非常像：

“后摩尔时代版本的 Dennard Scaling”

Dennard Scaling 当年说：

晶体管缩小，
功耗密度不变，
频率可提升。

于是整个行业统一优化方向。

现在华为想做的是：

不管你是封装、EDA、内存、光模块、网络，
大家都优化 τ。

九、它最大的战略意义是什么？

这里其实非常敏感。

论文最后一句核心思想：

“未来竞争力不一定来自最先进制程。”

这是全文真正的战略目的。

因为华为现在：

拿不到最先进 EUV。

所以它必须寻找：

“不用先进制程也能继续提升性能” 的路线。

于是：

• 3D 封装
• 系统级优化
• 光互联
• 数据移动优化

就成了关键。

十、这个方向靠谱吗？

非常靠谱。

事实上：

全行业都在往这个方向走。

只是：

华为比别人更激进。

因为：

先进制程越来越贵

2nm 之后：

• 成本爆炸
• 收益下降

所以：

“先进封装 + 系统架构”

正在变成真正主战场。

十一、但论文有没有 “吹” 的成分？

有。

比如：

“τ scaling 是继 Dennard 之后第一个统一定律”

这明显带有宣传意味。

因为：

它更像：

一个工程哲学

而不是严格物理定律。

Dennard scaling：

是物理尺度定律。

而：

τ scaling：

更像：

“系统优化原则”。

另外：

论文里很多数据：

• 238 MTr/mm²
• 500× latency reduction
• 100× integration growth

目前缺少：

• 第三方验证
• ISSCC/IEDM 完整论文
• silicon benchmark 公开数据

所以不能完全照单全收。

十二、最终结论

一句话总结：

华为不是发明了 3D 芯片。

但：

华为把 “减少数据移动时间” 提升成了整个后摩尔时代的核心方法论。

真正的新意在于：

1. 把 LogicFolding 用于逻辑门级 3D 折叠

而不是传统 chiplet。

2. 把：

• 3D 封装
• 光互联
• 内存融合
• AI 集群互联

统一成一个τ框架。

3. 提出：

“未来不靠更先进光刻，
而靠系统级τ优化。”

知乎用户 逆练九阴真经 发表

金毛访华前几天，丁副总专程去华为半导体那边调研（参考雷蒙多来之前李总去华为调研，访华当天发布 mate60），准备给老美来个大的，大概率谈的比较好，给金毛个面子，没在访华期间发。

所以估计是成了，硬黑没意思。

知乎用户 刘爱囡 发表

不看广告看疗效。看 mate90 水平吧。

刚换的 puraXM，对芯片没啥感知，伴随式 AI 倒是让我耳目一新。芯片 + AI，未来能发展成什么样，希望 mate90 不让我失望。

知乎用户 王的王 发表

发展这个新定律有一个好处，就是不懂的人是真不懂问百度和豆包都没用，只能阴阳怪气一下。

……

看这些回答，满屏幕的 - 这不可能 - 绝对不可能 - 我不相信 -

知乎用户 青山布衣​ 发表

震惊，重大突破，

突发，整个半导体行业要变天，

降维打击，直接把物理几何尺度上升到了时间相对论，用时间微缩定义未来

知乎用户 歪睿老哥​​ 发表

这个自媒体沸腾体的时代，众多不明真相的 “爆了”，“重大突破” 却掩盖了真正改变未来 10 年甚至 20 年集成电路未来的技术。

所以，看完何庭波的演讲。

我认为，Logic Folding 毫无疑问是逻辑设计领域未来 10 年最有前景的技术。

比肩 FinFET，超过 GAA。

很巧妙，也很霸道。

为什么巧妙，为什么霸道，这个我们后面挨个解释。

第一个问题，logic folding 是什么？

下图就是我们常规的芯片设计剖面图：

最下面是晶体管层，

中间是金属层（M1,-M10），用于布线连接晶体管，

最上面是 bump 层，用于和基板连接或者连接别的 die；

集成电路一直就是这么设计的。

聪明的你，想到把两个硅片，其中一个倒扣在原硅片上，两个通过 bump 互联。

我们得到了原始的 logic folding。

马上懂行的同学就会有另外一个问题。

那就是，这不就是逻辑电路（logic）的 3D 堆叠吗？怎么就是韬定律？比肩摩尔定律了。

如果到了这个层次，说明真的行家，起码是懂集成电路的。

简单的说，我觉得说是逻辑电路的 3D 堆叠也算不上大错，本质上也是这个技术路线上的产物。

况且在何庭波的演讲中，她也提到了那些 3D 技术路线。

例如我们大家都知道在 DRAM 和 FLASH 中，都有了 3D 堆叠的技术。

这里面最成功的用于 GPU/AI 芯片的好伴侣——HBM。

如下图所示，HBM 就是用了多个 DRAM DIE 的 3D 堆叠，中间通过 TSV 进行互联。

从这个意义上来说，Logic Folding 是也是 3D 的。

只不过是将逻辑 Die 也做成了多层的堆叠？也就是 logic die（逻辑电路）的 3D 堆叠。

这是很有突破性的，毕竟之前没有人将 logic die 也做了 3D 堆叠。

但是，真是这样吗？

我的看法是，logic folding 不是 logic die floding。

虽然看起来差不多。

但是，这两个有着本质的区别。

为什么有本质的区别？

这个是 TSMC 的 SoIC，可以看到，这个就是多个 logic die 的 stack（堆叠）

而 logic folding 不是 logic die 的 stack

而是 logic 的 stack。

我知道，这句话有点绕。

通俗地说，就是前者属于多个芯粒的堆叠，后者是多个逻辑单元（logic unit）的堆叠，最后仍然属于同一个 die。

这么说不直观，我们来说个直观的。

在何庭波的演讲 PPT 中，在 HB 和 top metal 层的 pitch 尺寸关系最后趋近于 1:1 的情况。

那么可以近似等效为，上下两个硅片，共享一个 TOP 层，例如 M10。

在 logic folding 之后。

这个是两层芯片的键合方式。

这个图画的特别好，其实很多人没有注意到。

上下两层晶体管之间是布线的金属层。（晶体管层 + 金属布线层就构成了传统的硅片）

两层硅片通过 HB 进行键合。

何庭波在演讲中提到，键合和 top metal 的尺寸关系要 < 3，top 层 metal 布线尺寸在 700nm

而键合是 HB pitch 要 < 2um, 实际做到的是 1.5um。

后面将做到 1:1

也就数说 HIB 和 top metal 层的 pitch 尺寸关系最后趋近于 1:1；

这个是什么意思？

也就是说，上下两层 top metal 层实际上可以看做是一个统一互联层。

做过大型 SOC 的同学都知道。

我们做大型 SOC 时，采用的是 down-top 的思路。

什么 down-top。

如果一个大型 SOC 中，有 CPU，GPU，NPU，DSP，基带，DDR_if 等等外设。

总是先分别把每个单元，单独 harden。

然后再在顶层 top 层进行集成。

在后端设计时（以 10 层 metal 为例），IP harden 时，只使用了 M1-M7。

而 top 层的 M8-M10 是用于在 TOP 层的全局互联和电源。

这些通常用于时钟，总线，电源等等。

既然，全局的布线用的是 M8-M10.

那么，通过 HB 使得最上面的 M10 变成了一个统一的布线层。

在 SOC 设计时，

聪明的你就可以将 CPU，NPU，DSP 放下下面的硅片上。

而 GPU，modem，DDR_IF 放在上层的硅片上。

由于，模块设计天然的高内聚，低耦合的特性。

最终，模块之间就是总线，时钟，电源的互联。

这些都可以放在 M8，M9，M10 上。

由于 M10 是统一的布线层（通过 HB 连接）。

那么事实上，就不 SOC 的设计从平面布线，转到的三维布线。

这个其实就是我说的，很巧妙也很霸道的地方。

巧妙的是流程上，四两拨千金：

还是原有的流程，先把模块做好，block harden，再进行全局互联。

最大限度的服用了之前 SOC 设计的流程，只是在 top connect 这个阶段，引入了 3D 的操作。

霸道的是，通过 HB 的技术。

实现了等效于 M10 布线的密度。

关键是，何庭波的演讲中提到，以后可以做到 M5-M8 的互联。

也就是，同一个 block 不同寄存器（register）可以放在上下不同的硅片上（substrate）。

这样就能更进一步的降低时延。

到了这里，相信大家都为什么是 logic folding 而不是 logic die folding。

本质上，就是通过更高密度的 HB 实现了类似于 top metal 布线的密度，从而达到了更多层硅片的互联。

到这里，我们解读一下 PPT 上的内容：

传统的先进工艺主要通过缩小栅极长度和标准单元高度来提升 2D 平面的晶体管密度。

而 Logic Folding 的核心思路是三维逻辑电路堆叠：

双层逻辑架构： 将原本在单一硅平面上展开的逻辑电路网络 “折叠”，并堆叠成上下两层的物理结构（Dual-layer framework）。

垂直互连缩短关键路径： 在传统 2D 布局中，相距较远的逻辑门之间需要依靠漫长的片上连线（Wire）。在双层架构中，数据可以通过中间金属层（Middle Metal Layer）进行垂直迁移。这种 Z 轴的直接贯通，大幅缩短了关键路径（Critical Path）的布线长度。

降低 RC 延迟墙： 随着制程缩小，互连线变细导致的电阻（R）和电容（C）急剧上升，RC 延迟已成为限制芯片性能的核心瓶颈。Logic Folding 通过物理缩短连线距离，有效降低了信号传输的电阻和电容负载。

到了这里，最后一个问题就简单了

为什么这个技术可以到 1.4nm。

首先各位做过先进制程的同学都知道，业界说的 1.4nm 是等效 1.4nm 工艺节点。

也就是每平方晶体管密度达到百万晶体管每平方毫米（MTr/mm2）就达到了相应的节点。

以下是 TSMC、Intel 和 Samsung 在各大主要先进制程节点的等效逻辑密度估算：

所以，有了 logic folding，就如同开了作弊器一样。

别人都是单平面的，而 logic folding 是 2 层，以后可能还有 4 层，8 层。

这个晶体管密度直接就是翻倍的。

所以，可以看到，如果叠两层，晶体管密度直接从 155M Tr/mm2 直接飙升到 238MTr/mm2 (我怀疑没有翻倍是把多重曝光去掉了，良率提升了)。

后面，有 4 层，未来 8 层，可以值得期待。

最后一个问题。

这玩意靠谱吗？是忽悠吗？

看到这里还觉得是概念炒作，我也没有办法。

回答是，百分之一万靠谱，没有任何的忽悠成分，并且已经开始了量产。

应该很快（半年内），我们就能看到量产的 logic folding 芯片，装在下一代的 pura 或者 mate 手机上，成为每个人都能获得的产品。

在这个意义上，logic 也终于进入了 3D 的时代。

我觉得，logic folding 这个思路，没有在晶体管尺寸这个维度上继续卷，而是在 3D 路径上撕开了一个缺口，这个思路比 GAA 要强不少。

摩尔定律说，18 个月晶体管密度提升一倍，时延降低一半。

但是摩尔定律已经蹒跚老已，增加只能拼等效密度，时延也到头了。

韬定律说，预计 18 个月（这个是我说的），logic folding 的层数翻倍，晶体管密度提升一倍，时延还要降低。

在这个满屏 “爆了”、“震撼” 的自媒体时代，真正能改变未来十年格局的技术，往往被淹没在口水里。

但 Logic Folding 不一样——它不是概念，不是 PPT，它是已经量产、即将装进你下一部手机里的现实。

何庭波的演讲给后摩尔时代指了一条明路：

既然平面卷不动了，那就把芯片 “叠” 起来。从 FinFET 到 GAA。

我们在晶体管尺寸上挣扎了太久；而 Logic Folding 跳出这个维度，用三维互联撕开了一道口子。

这不仅仅是逻辑的 3D 堆叠，这是逻辑设计范式的根本改变。

知乎用户 猎财笔记​ 发表

上海那个会，华为扔了个炸弹。

2026 国际电路与系统研讨会，何庭波上台，开口就是「韬定律」。全场大概先是愣了一下——什么定律？再一听，哦，原来是说：别盯着纳米数死磕了，咱们换个玩法，去砍时间。

这事得从头说起。

摩尔定律大家都听过，芯片上晶体管数量每 18 到 24 个月翻一倍，性能跟着涨，价格还往下掉。这条定律撑了半个多世纪，从英特尔到台积电，整个行业都是按这个节拍器跳舞的。几十年前，制程从微米进到纳米，90nm、65nm、45nm、28nm…… 一路砍到 7nm、5nm、3nm，听起来就像电子界的高考分数，越小越牛。

但问题是，这游戏快打不下去了。

到了 3 纳米以下，电子不听话了，开始玩量子隧穿——简单说就是电子不走路，直接穿墙。良品率暴跌，成本直接起飞。台积电为了搞 3 纳米，一台 EUV 光刻机造价超过 1.5 亿美元，建厂成本百亿美元起步，接单价格让客户一边下单一边肉疼。更麻烦的是，物理极限摆在那儿，你再有钱，原子也就那么大，总不能把硅原子切成两半吧？

所以整个行业这几年都在焦虑：下一步往哪走？

有人押注新材料，比如锗、碳纳米管；有人搞封装，把几个芯片堆在一起，像乐高一样拼性能；还有人干脆躺平，承认摩尔定律死了，咱们靠软件优化凑合过。但华为选了另一条路——不改材料，不堆芯片，而是从 “时间” 这个维度重新设计芯片。

韬定律的核心就是这个：几何缩微走不通，那就时间缩微。

什么叫时间缩微？简单说，以前大家比拼的是 “芯片上能塞多少个晶体管”，现在华为比拼的是 “信号在芯片里跑一圈要多久”。晶体管塞再多，如果信号跑得太慢，就像高速公路修得再宽，但限速 30 公里，照样堵死。华为的做法是用「逻辑折叠」这类技术，把电路的走线重新编排，让数据传得更短、更顺、更省时间。

你可以想象一栋写字楼。传统做法是把楼层越做越矮（几何缩微），塞更多层。但楼层太矮，人站不直，迟早出事。华为的做法是：楼层高度不变，但我把电梯路线重新设计，让人少走冤枉路，整体效率反而更高。

对国内产业链来说，这更是个好消息。不需要死磕 EUV 光刻机，也能在高端芯片领域有一席之地。中芯国际、长江存储、长鑫这些厂商，也许能在韬定律的生态里找到自己的位置。逻辑折叠需要的新 EDA 工具、新的 IP 核、新的测试方法，这些都是国产替代的机会。

当然，现在还太早。

何庭波说的 2031 年，还有五年。五年里会发生什么？台积电会不会也转向类似思路？英特尔会不会跟进？美国的制裁会不会加码？这些都是变量。但至少，华为把一张新地图摆上了桌，告诉所有人：路不止一条。

最后说说猎爷的个人观点。

这些年看华为，从被制裁时的沉默，到 Mate 60 的突然回归，再到今天扔出「韬定律」，节奏感非常强悍。不是那种「我们要报仇」的悲情叙事，而是「你们玩你们的，我另开一局」的冷静。

这种冷静，比愤怒更有力量。

知乎用户 橙子 发表

省流: 东西好不好还不知道，还没有造出来。先吹个牛逼。如果过几年没搞成，这算大事，怪美国卡脖子。

知乎用户 平行线 502 发表

雷总：不准，不准啊

哦错了，应该是

雷总：马上推出相似技术，并且预告研发（华为 - 1）nm 芯片，命名为玄戒 2

知乎用户 小蒜苗​ 发表

用大家都看得懂的方式解释一下，韬定律（τ定律）= 不硬挤 “更小”，专攻 “更快”。

摩尔定律本质是空间缩微，也就是把元件做小、实现单位面积下塞更多晶体管（比如 7nm→5nm→3nm）。相当于在房间里，家具越做越小、越塞越多。

好处：算力涨、单价降。

但到 3nm 之后不行了，逼近原子极限后，量子穿越效应下，漏电越来越严重，芯片越做越贵，收益越来越小，性价比暴跌。

韬定律（τ），τ（读 “韬”）= 信号在芯片里跑一趟的延迟时间。核心是不再死磕尺寸，转向架构优化。“让信号跑得更快、路径更短”。

摩尔：房子盖更小、更密，塞更多人。
韬定律：房子大小不变，修高架、拉直路、少红灯，车流（信号）更快。

一句话区别

摩尔定律：做小、做多、堆密度
韬定律：做快、做短、降延迟

华为不是否定摩尔，而是换条路继续提速，当摩尔定律失效后，探索半导体未来新的发展方向。

当下，华为可以不靠最先进光刻机，靠逻辑折叠、3D 堆叠、电路重排，把长路径 “折短”，信号少绕路、少等待，下半年的麒麟 9050 可以实现不依赖 EUV 实现等效 3nm 的水平。

但这不意味着华为否定 EUV，等到国产 EUV 量产，时间效应和空间效应叠加，依然可以继续进化。

很多人可能会问，这条路华为可以走，难道台积电不可以？

其实是可以的，但需要时间，就像中国当然可以造光刻机，但需要时间。

以及，这个路线探索，本质上是为全球半导体发展找到了新的方向，而这，也是韬定律更大的价值所在。

摩尔制程现在面临的麻烦其实是两个，一个当然是技术上的，量子隧道穿越效应导致的漏电问题，这会把制程提升的红利严重稀释，升级幅度会越来越小。

另一个是经济上的，摩尔定律有两部分，性能翻倍，同步价格减半。这就是为什么过去芯片的价格快速下降。

但进入 3nm 以后，成本下降这个基本结束了，所以 3nm 四年了依然没有普及到中端芯片上，包括去年的次旗舰 8s G4 依然是 4nm 的工艺，今年也仅有 8E5 和 8G5 采用了 3nm，往下全部都是 4nm。

下半年的 2nm 更不乐观，目前的产业链消息，2nm 在 3nm 基础上，价格会再次大涨。

这一代的旗舰芯片，单芯片成本就已经一千多了，下一代可能得涨到 2000 以上。

所以某种意义上，摩尔定律其实已经走到尽头了。

C 端用户对价格是很敏感的，目前的测算，下半年安卓旗舰如果上 2nm 芯片，叠加内存价格暴涨，旗舰机哪怕是标准版，起售价可能都得 5500 往上了。

除了苹果这种高溢价能力的品牌，其他的都会非常麻烦。

而韬定律用时间缩微代替空间缩微，不再过度依赖于晶体管体积的减小，而走出一条全新的路径，这条路研发阶段当然很难，但到了量产阶段，成本大概率会比依赖于摩尔定律的路线大幅度降低。

这个在 C 端基本上就是杀手锏了。

而对于用户来说， 更重要的是这张图。

麒麟的晶体管密度在 23 和 24 年，也就是麒麟 9000s,9010 和 9020 上没变化，今年的麒麟 9030Pro 也就是略超台积电 7nm，和台积电 5nm 差距明显，而下半年的麒麟 9050，直接跳过台积电 4nm，接近台积电 3nm，超越三星 3nm。

美帝卡华为脖子这么多年，卡了个寂寞，哈哈，真就是，两岸猿声啼不住，轻舟已过万重山了！

华为的海思麒麟其实是 2023 年 9 月回归的，华为 Mate60 上的麒麟 9000s，在美帝没有放松卡脖子的前提下，另寻了一条路。

本来这会是一个极具有划时代意义的大事件，但和我们预想中不同的是，华为在这个过程中没有高调宣发，而是低调得不像话，到现在，华为也没有真正大力宣传过重新回归的海思麒麟，甚至于在很长时间里，官网都没有标注型号。

到去年底，华为也只是在发布会上提一嘴芯片的名字，具体的细节一直不谈。

但，大家看到的客观事实是，华为手机的体验表现上，麒麟显然是极其强大的，突破了我们所理解的所谓的 7nm 水平，这其中的根子到底是什么？

现在 ，答案终于浮出水面了，华为在 EUV 没有突破的前提下，另寻了一条路，韬定律，用时间缩微替代空间缩微，实现了中国芯片在另一条路上的大踏步前进。

所以你看今天的新闻，大量的官媒下场，用的词不是华为芯片，而是 “中国芯片”，确实，够强。

下半年的华为 Mate90 发布会，华为应该可以好好讲一讲芯片的故事了。

或者，在 Mate90 之前，麒麟 9050 或者叫麒麟 2026，值得一场属于自己的专门的发布会，不只是芯片本身的能力，还有芯片背后的故事，华为是如何于绝境中另辟蹊径，是如何如凤凰涅槃，浴火重生的？

这几年，杂音太多，真实的故事太过于低调，以至于两岸猿声，群魔乱舞，是时候正本清源了。

在当下，华为的海思确实是中国芯片真正面向世界的名片，代表了中国芯片的珠峰，主导了未来中国芯片的发展方向。

当然，成为中国的标杆不是最重要的，最重要的是，代表中国成为全世界半导体产业的引领者，成为最尖端科技的领先者之一，代表中国真正走向世界舞台。

这就是华为，这才是华为。

我一直在说，爱国营销是一个伪命题。你只有走到了这个位置，你只有真正能代表中国，你才有资格成为爱国主义的一环。

你需要靠实力走到这样的位置，而不是靠营销假装走到这个位置。

这才是真正的阳谋，简单，直接，且，无解！

知乎用户 夏木 发表

很多人看到这个新闻，第一反应可能是：“不就是多层堆叠吗？全行业不都在做吗？至于这么沸腾吗？”

额，其实大家对 “堆叠” 误会太深了。

按照普通人的理解，堆叠可能就像两本书一样，啪的一下往一块儿一叠，中间抹点胶水、打几个孔连起来就完事了。这叫功能模块级堆叠，确实大家都会。

但华为这次玩的 “逻辑折叠”，难度完全不在一个次元。它是把两本书的内容全部打散，重新融合成一本全新的三维立体书。它不是在宏观上拼芯片，而是在微观的 “逻辑门” 层面，把原本平面的计算网络折叠到三维空间里去。

这玩意儿根本不是点两点胶水的事情。 要实现它，底层的 EDA 芯片设计软件算法要全部重写，生产线上的微观三维布线工艺要全盘重造，还要解决恐怖的微观散热和量子隧穿问题。这是一个需要十万个、百万个具体工程想法去落地填坑的 “超级吞金兽”。

为什么全行业好像只有华为跑在了最前面，而且真的拿出了成果？

道理很简单：别人有退路，华为没有。

其他芯片巨头，手里拿着最顶级的 ASML 光刻机，躺在 “几何缩微” 的舒适区里，挤挤柠檬就能赚大钱，他们凭什么放着好日子不过，去砸几百亿重写 EDA、重构工艺？

只有华为，在过去六年被逼到了物理和供应链的极限。面对围追堵截，他必须在一片荒芜中，硬生生逼着自己和国内的整个半导体供应链，去把这道全行业都觉得头疼的 “终极全栈重构” 给做出来。

看到新闻里那句 **“过去六年已成功设计并量产了 381 款芯片” 了吗？这才是底气。华为让人沸腾的地方，按理说，在外部技术被卡死，得不到先进光刻机先进全球最先进设备的情况下，华为芯片的进步不应该有这么大的，但现在基于新的理念的确干成了（还只是初步, 愿景上的技术还得要一步一步的实现）。所以从来不是他提出了多宏大的 PPT 概念，而是他真的在最绝望的绝境里，用长达六年的板凳甘苦，把这个看似不可能的战略路线给干成了 **。

这不是无脑沸腾，这是对真正的工程奇迹和硬核自救的最高致敬。

知乎用户 六号机 发表

自从盘古大模型被吹上天后被发现抄袭，这种东西就再也不信了。

正如之前的山海经汽车一样

什么时候拿出成品再说吧

知乎用户 普朗特 sinosym 发表

从米粉们只能阴阳怪气，说名字取胜法，字研取胜的时候就知道，这玩意儿真的超出他们的水平了，是真有东西啊

知乎用户 Physhan​​ 发表

内容没问题，我相信华为有一批世界顶尖的工程师，在做这些非常基础但非常重要的工作。

τ-scaling / 韬 τ 定律 的核心框架：

未来芯片性能提升，不只靠晶体管尺寸继续变小，而是要在 器件、电路、芯片、系统 每一层都压缩 “时间尺度” τ，也就是降低延迟、缩短路径、提高并行效率。

τ=f(τtr,τcircuit,τchip,τsys)\tau = f(\tau_{tr}, \tau_{circuit}, \tau_{chip}, \tau_{sys})

这个公式意思是：一个计算系统的整体 “时间常数” 或“有效延迟” τ，不只由晶体管决定，而是由多层级时间尺度共同决定：

• τtr\tau_{tr} ：transistor / device 层面的时间尺度，晶体管开关延迟；
• τcircuit\tau_{circuit} ：电路层面的延迟，比如逻辑门、关键路径、互连；
• τchip\tau_{chip} ：芯片层面的时间尺度，比如片上互连、存储访问、并行计算单元之间的数据搬运；
• τsys\tau_{sys} ：系统层面的时间尺度，比如多芯片通信、网络、数据中心通信、系统协议延迟。

也就是说，它想把传统的 geometry scaling（摩尔定律）——“把晶体管做小”，推广成 temporal scaling，也就是 “把计算过程中各层级的时间开销压低”。

器件层面优化晶体管、互连电阻和寄生电容；

电路层面用逻辑折叠缩短关键路径；

芯片层面做软硬芯协同；

系统层面重构互联协议，降低通信时延。

合理:

现代芯片瓶颈早就不是 “晶体管更小”。互连延迟、内存墙、封装、系统级通信、能效，很多时候比单个 transistor 尺寸更关键。

但是，这些搞宣传的、搞营销的、想搞个大新闻的，我想锐评一下。

什么样的公式可以叫 “定律”？

大致有三类。

第一类：基本动力学定律。
比如牛顿第二定律、麦克斯韦方程组、热力学定律、薛定谔方程、相对论中的时空结构

第二类：经验定律。
比如欧姆定律、胡克定律、斯特藩 - 玻尔兹曼定律、居里定律、维恩位移定律、开普勒定律。它们很多后来都能从更深层理论推出，或者知道有适用边界。比如欧姆定律只对一定材料、温度、场强范围近似成立；胡克定律只在线性弹性区成立。

第三类：标度律 / 现象学规律 / scaling law。
“在某个系统、某个尺度范围内稳定成立的规律”。比如临界现象里的标度律、Kibble-Zurek scaling、Hubble law、Amdahl’s law、Kryder’s law、Moore’s law。它们不一定是自然界基本法则，但抓住了一个长期稳定、可量化、可外推的趋势。

韬 τ 定律应该算第三类。

摩尔最初提出时，就叫 Moore’s Law 吗？

不是的。Gordon Moore 在 1965 年发表的文章题目是 “Cramming More Components onto Integrated Circuits”， 发表于 Electronics 杂志。

Moore’s Law” 这个说法一般认为是后来由 Caltech 的 Carver Mead 推广起来的。Computer History Museum 的材料直接说，Carver Mead coined the term “Moore’s Law”。

摩尔定律之所以最后能叫 “定律 (law)”，是因为它在几十年半导体工业中长期成立，并反过来组织了整个产业路线图。

相比之下，“τ 定律” 目前更像技术路线或工程纲领，距离真正意义上的 law 还需要长期、公开、可独立检验的数据积累。

你可以提出一个规律，当越来越多的同行公认这个是事实且符合现实，它才会被叫做定律。

而不是说牛顿写个公式，宣布：“我牛某人提出了牛顿定律。”

知乎用户 学写作的丧失​​ 发表

AI 用通俗语言总结的何总论文：

一、 大背景：以前的 “老路” 为什么走不通了？

过去 60 年，半导体行业只干一件事：把晶体管越做越小（摩尔定律）。

• 以前的玩法（几何缩放）：就像建城市，把房间越隔越小，原来一平米住 1 个人，现在一平米塞进 10 个人。房间小了，大家互相沟通（信号传输）的距离就短了，城市运转就快了。
• 现在的困境：现在 “房间” 已经小到原子级别了，墙薄得都快塌了（物理极限）。而且，用来隔墙的“超级纳米砖刀”（EUV 光刻机）死贵，还被人卡脖子不卖给你。更惨的是，现在每缩小一次，花的钱比赚的钱还多（成本不降反升）。

华为的痛点：既然买不到最顶级的 “纳米砖刀”（先进制程），难道芯片性能就只能停滞不前了吗？

二、 核心大招：什么是 “时间缩放（ 缩放）”？

华为的团队反思了一个问题：我们拼命把房间变小，最终目的到底是什么？ 答案其实不是为了 “小”，而是为了 “快”（省时间）。房间小了，人走过去的时间就短了。

既然 “缩小房间” 这条路走死了，那我们干脆换个 KPI：直接死磕 “省时间”！

这就是论文提出的 “时间缩放（ 缩放）” 理论：

• 老思维：各部门各干各的，做晶体管的只管把晶体管做小，做连线的只管把线做细，最后拼在一起看速度。
• 新思维（ 缩放）：从最底层的晶体管（皮秒级），到电路板（纳秒级），再到整个数据中心（秒级），全公司上下只认准一个终极 KPI——“缩短时间（）”。
• 通俗理解：不管你是把路修宽、把平房改楼房、还是取消红绿灯，只要能让 “从 A 点到 B 点的时间” 变短，就是好技术。大家用 “时间” 这个统一的尺子来衡量所有的工作。

三、 实战演练 1：手机芯片怎么 “盖高楼”？（LogicFolding）

手机芯片（SoC）对功耗和发热要求极严。在不能用更先进制程的情况下，华为搞出了 LogicFolding（逻辑折叠）。

• 以前的做法（建平房）：芯片是一个大平层（2D）。几十亿个晶体管铺在一个平面上，面积很大。信号从这头跑到那头，距离远，路上还堵车（寄生电阻和电容），导致手机发热、跑不快。
• 现在的做法（盖高楼）：既然平面面积不能缩小，那就往上盖楼（3D 堆叠）！把数字电路、内存等分层建在不同的楼层上，然后用电梯（超细间距混合键合技术）把楼层直接打通。
• 效果：虽然每一层的 “房间大小”（制程节点）没变，但大家不用在平面上跑几公里了，直接上下楼，通勤时间大幅缩短。
• 成绩单：在没换先进光刻机的情况下，麒麟 2026 芯片的晶体管密度暴增 55%，性能核省电 41%，主频也提上去了。这就好比没换更小的砖头，但通过优化建筑设计，让房子的居住体验提升了整整一代。

四、 实战演练 2：AI 超级工厂怎么 “治堵车”？

AI 数据中心就像一座几万人同时干活的 “超级大工厂”。现在 AI 最大的问题不是 “算得慢”，而是 “搬数据太慢”（80% 的电都花在搬运数据上了）。华为用了三招来 “治堵车”：

1. Unified Bus（统一总线）—— 取消层层审批

• 以前：两个车间传个话，要经过主管、经理、厂长层层签字（各种网络协议转换），耗时几十微秒。

• 现在：直接拉一条 “内部直拨电话”（统一内存语义协议），大家说同一种语言，沟通时间暴降 500 倍，直接缩短到 100 纳秒。整个工厂就像一个人一样默契。

• Hi-ONE（光互联）—— 卡车换高铁

• 以前：车间之间用铜线（卡车）运数据，现在数据量太大，卡车堵死在门口，而且铜线太长信号会衰减。

• 现在：在芯片门口直接装上 “光模块”（高铁），用光来传数据。不仅运得多（8Tb/s），而且能跑得更远，彻底解决了铜线的物理极限。

• 3D 折叠 —— 解决 “大门太少” 的尴尬

• 以前的尴尬（N² vs N 困境）：工厂扩建，面积变大了 4 倍（干活的人多了），但是工厂的 “大门”（边缘的接口和电源）只增加了 2 倍。结果就是里面的人拼命干活，门口却堵得水泄不通。

• 现在的解法：把大门、电线、水管，从 “四周边缘” 挪到 “天花板和地板” 上（3D 表面）。这样门的数量就能跟着面积一起成倍增加，彻底打通任督二脉。

五、 大白话总结：这篇论文到底想告诉行业什么？

1. 别死磕光刻机了，换个思路天地宽： 论文向全行业喊话：摩尔定律（靠缩小晶体管）的时代真的结束了，别自欺欺人了。未来的竞争，不再是 “谁能买到最牛的光刻机”，而是 “谁能把系统架构、先进封装、内存和连线优化得更好”。
2. 打破部门墙，全军用同一把尺子： 以前搞硬件的、搞软件的、搞封装的各干各的。现在，大家都要用 “时间（）” 这把尺子。做封装的要知道自己省了多少纳秒，搞总线的要知道自己省了多少微秒，大家力往一处使，全栈协同优化。
3. 华为的底气： 这篇论文其实是华为在展示肌肉：“虽然我被限制了先进制程，但我通过过去 6 年流片 381 款芯片的实战，证明了靠系统级创新和 3D 封装，我依然能让芯片性能持续狂飙。”

一句话概括： 当 “把砖头做小” 这条路被堵死时，华为提出了一套全新的“建筑学理论”，通过盖高楼、修高铁、优化内部管理，硬生生在不换砖头的情况下，建出了更庞大、更高效的超级城市。

然后是直接总结的主要内容：

一、 核心主旨

随着晶体管几何尺寸微缩（摩尔定律）和等比例缩小（登纳德定律）带来的红利逐渐耗尽，且先进光刻机获取受限，半导体行业不能再单纯依赖 “缩小晶体管面积” 来提升性能。论文提出，应将 “时间”（）而非“空间 / 几何尺寸” 作为衡量技术进步的首要指标。通过在从晶体管（皮秒级）到数据中心工作负载（秒级）的整个计算栈中系统性地降低特征时间常数 ，实现跨层级的协同优化。

二、 背景与痛点：几何缩放时代的终结

• 物理与经济极限：在 7nm 节点之后，纯粹的几何尺寸缩小不再带来历史性的性能 / 功耗回报。寄生电阻和电容主导了延迟，EUV 光刻机折旧和掩膜成本导致先进节点（如 2nm）的单芯片设计预算超过 10 亿美元，单晶体管成本不降反升。
• 外部约束：对于华为而言，获取最先进光刻设备的渠道受限，迫使团队必须回答一个全行业终将面对的问题：“如果不依赖更先进的制程节点，我们该优化什么？”

三、 核心理论： 缩放（时间缩放）

摩尔定律的本质其实不是 “缩小空间”，而是 “压缩时间”（让晶体管开关更快、信号传输距离更短、数据跨越的边界更少）。

• 定义： 被定义为整个计算栈的统一优化目标，分解为：晶体管电路芯片系统晶体管电路芯片系统。
• 跨层级语言：频率、延迟、带宽和吞吐量在各自层级都由 决定。 为工艺工程师、电路设计师和系统架构师提供了一种统一的度量单位，打破了以往各层独立优化、最后才看时序结果的孤岛局面。
• 缩放公式：。 因应用而异（如移动设备约 1.3 倍 / 年，AI 负载高达 10 倍 / 年）。

四、 两大生产级技术验证

论文展示了基于缩放理论在移动端和 AI 数据中心两大场景的实际量产成果（基于 2020-2026 年间流片的 381 款芯片经验）。

1. 移动端 SoC 验证：LogicFolding（逻辑折叠）

在无法使用更先进制程的情况下，如何在单颗芯片、严格功耗限制下继续提升手机 SoC 性能？

• 技术方案：放弃传统的平面布局，将数字、模拟和内存电路通过超细间距混合键合（Hybrid Bonding） 分布在垂直堆叠的多个有源层中。这大幅缩短了关键路径的连线长度，降低了寄生 RC 延迟。

• 量产成果（麒麟 2026）：

• 在固定制程节点下，晶体管密度单代跃升 55%（从 155 提升至 238 MTr/mm²），达到了过去几何缩放需要三年才能达到的幅度。

• SoC 性能核（P-core）能效提升 41%，最高主频提升近 13%（达到 3.1GHz，并规划到 2029 年突破 4GHz）。

• SRAM 运行频率提升 40% 以上，关键核心连线长度减少约 30%。

2. AI 数据中心验证：从皮秒到微秒的系统级 缩放

AI 集群的算力和能耗瓶颈主要在于数据搬运（超 80% 能耗用于数据移动）。论文提出了三项协同技术：

• Unified Bus（统一总线）：摒弃传统的 PCIe/NVLink / 以太网等多层协议栈，采用单一的内存语义点对点协议。将端到端远程访问延迟从数十微秒暴降至约 100 纳秒（降低约 500 倍），实现 “全系统单芯片化（System-as-One-Chip）”。
• Hi-ONE（近封装光学引擎）：解决铜线互联在 Tb/s 级别的物理极限。提供单模块 8 Tb/s 带宽，将 SerDes 传输距离从 100cm 缩短至 5cm，面板间传输距离扩展至 100m。采用模拟均衡代替重度 DSP，大幅降低功耗。
• 3D Folding（3D 折叠）解决 “扇出困境”：传统 2.5D 封装中，算力按面积（）增长，但边缘的带宽和供电只能按周长（）增长。3D 折叠将内存、光 I/O 和供电从 “边缘” 转移到“垂直表面”，恢复了 的同步扩展能力。预计到 2035 年，AI 硬件集成度将提升 100 倍以上。

五、 逻辑与内存的重新融合

论文指出，8086 时代确立的 “处理器与内存解耦” 正在被 AI 时代逆转。由于数据搬运成本过高，逻辑和内存正在走向紧密的物理融合（如 HBM、3D 堆叠 SRAM）。这将导致半导体供应链的话语权向内存和先进封装供应商转移。

六、 面临的开放挑战

缩放并非完美无缺，仍需解决以下问题：

1. EDA 工具链：现有工具基于 2D 和面积 / 时序 / 功耗独立优化，亟需原生的 3D、多物理场、 感知的工具链。
2. 晶圆间工艺偏差：混合键合不同批次的晶圆会带来阈值电压和 RC 偏差，需要智能冗余和自适应补偿。
3. 垂直互连开销：必须确保 3D 堆叠节省的连线时间，大于 TSV / 混合键合本身带来的 RC 延迟惩罚。
4. 能源伴侣： 是时间定律不是能量定律。速度提升 10 倍若伴随功耗提升 10 倍将压垮电网，需要背面供电、光电共封装等技术配合，并将 裕量转化为功耗裕量（DVFS）。
5. 基准测试：现有的 Linpack/MLPerf 等单一标量指标已不适用，需要能暴露系统各层级主导 的 “轮廓基准测试”。

七、 总结与行业意义

• 方法论的勝利： 缩放是自登纳德定律以来，首个为整个计算栈提供统一优化目标的缩放原则。
• 战略转移：它向行业发出信号——未来的投资应追随 ，而不是死磕光刻节点。先进封装、内存带宽和总线设计将拥有与先进逻辑制程同等甚至更高的战略权重。
• 未来展望：几何微缩时代已经结束，通过多层电子系统的 优化来实现加速的时代已经到来。华为呼吁全行业（设备、EDA、代工厂）共同参与这一新范式的建设。

知乎用户 Cloud 发表

那些冷嘲热讽的这只是开始啊，华为去年手机已经国内份额第一了，按会议上 PPT 麒麟 9040(or9050) 可能有对于 9020 近乎翻倍密度提升，那这就是这几年麒麟最变态的升级了，9030pro 对比 9020 的提升都显得黯然失色。等半年后看实际效果就知道了，重点是现在没有 EUV 也能到达 **238MTr/mm² 的密度，**加上大核频率提升到 3.1Ghz，芯片的性能、散热和续航表现都会有巨大提升。

另外 2031 年，那时直接与国产 EUV 顺利会师，整体还能更上一个台阶。就算看不上华为手机，DS 用的算力卡总得支持下吧，现在还只是反攻的起点，期待 4 年后顶峰相见！

知乎用户 孤狼 dong 发表

什么鬼定律？几百个回答没有一个人给出一个具体数量关系的公式，人家摩尔定律好歹有个公式在那里

评论区一堆水军在那里问摩尔定律有什么公式？两年翻一倍，自己去查查不就知道了

知乎用户 漫卷西风 发表

方舟编译器

“鸿蒙” 系统

三进制

星闪

光刻 “厂”

“工业” 大模型

L2.9999

5G

知乎用户 东侃西瞧 发表

这是不是意味着，今年的麒麟 9050 性能将有望超越高通骁龙 8G4 了？

二者的晶体管密度对比：
麒麟 9050，238MTr/mm²；
骁龙 8G4，170-190 MTr/mm²；

再加上鸿蒙 7.0 系统的优化力度。。。

乖乖，感觉国内市场，快没其他厂商的事了。

知乎用户 Rotandsun 发表

以前有句用来 pua 老中的话，叫一流企业制定标准

知乎用户 职场达人 发表

2026 年 5 月 25 日，上海。何庭波站在国际电路与系统研讨会的台上，平静地说出了三个字：“韬定律”。

台下一片死寂，随即爆发出雷鸣般的掌声。

没有人比在场的人更清楚这三个字的分量：中国第一次在全球半导体领域，亲手废掉了西方制定了 60 年的游戏规则。

昨天我们还在愁 EUV 光刻机被卡脖子，愁永远追不上台积电的 2nm、1nm；今天华为直接掀了桌子：我不跟你玩 “缩小晶体管” 的老路了，我开一条新路，我来定规则。

EUV 光刻机？不用了。2nm、1nm？没必要了。

用我们自己能造的 DUV 光刻机，用成熟的 7nm 工艺，做出等效 1.4nm 的性能，成本只有西方的 1/5。

这哪里是技术突破，这是赤裸裸的降维打击。

一、摩尔定律的本质：西方给全世界挖的坑

很多人不知道，摩尔定律从来不是什么科学定律，它是英特尔创始人戈登 · 摩尔在 1965 年提出的一个产业预言，最后变成了西方绑定全球半导体产业的枷锁。

它的核心逻辑很简单：每 18 个月，晶体管密度翻一倍，性能翻一倍，价格降一半。

听起来很美好，可越往后走，这条路越变成了只有西方能玩的游戏。

- 要做 7nm 以下，必须用荷兰 ASML 的 EUV 光刻机，1.5 亿美元一台，有钱也买不到；

- 要建 3nm 工厂，需要 200 亿美元，全球只有台积电、三星、英特尔玩得起；

- 再往下走，晶体管已经接近原子尺寸，漏电、发热、物理极限，所有问题一起爆发。

西方明明知道这条路已经走到头了，却依然逼着全世界跟着走。

为什么？

因为规则是他们定的，上游的设备、材料、专利全在他们手里。你只要跟着他们的路走，就永远要给他们交专利费，永远要被他们卡脖子。

你想造高端芯片？先买我的 EUV 光刻机；你想建工厂？先买我的设备；你想卖芯片？先交我的专利费。

他们躺着就能赚走产业链 90% 的利润，而我们只能做最苦最累的封装测试，赚点辛苦钱。

一旦你不听话，他们就断供、禁售、卡脖子，让你一夜回到解放前。

这就是过去几十年，中国半导体产业的宿命。

二、韬定律的狠：不跟你玩了，我自己定规则

华为最厉害的地方，从来不是在别人的赛道里跑赢别人，是直接开一条新赛道，让别人不得不跟着自己跑。

摩尔定律说 “要把晶体管做的更小”，华为说 “我不缩小，我叠起来”。

韬定律的核心，是用 “时间缩微” 替代“几何缩微”：

- 老路（摩尔）：把房子越做越小，越挤越密，最后挤到原子极限，走不动了；

- 新路（韬）：房子大小不变，直接建高架、修隧道、搞立体城市，信号走近路，速度更快，密度更高。

通过逻辑折叠、3D 堆叠这些技术，华为用成熟的 7nm 工艺，实现了：

晶体管密度提升 55%

能效比提升 41%

主频提升 13%

这意味着什么？

意味着我们彻底绕开了 EUV 光刻机这个最大的卡脖子项。

我们不用再花 1.5 亿美元一台去抢 EUV，不用再求着荷兰卖给我们，不用再被美国禁售卡脖子。

我们自己能造的 DUV 光刻机，就能生产出顶级性能的芯片。

2026 年秋天，搭载逻辑折叠技术的全新麒麟芯片就要量产；2031 年，我们就能用成熟工艺做到等效 1.4nm 的性能，和台积电最先进的水平一模一样，而成本只有它的 1/5。

更狠的是，这不是 PPT，是已经落地的技术。

华为基于韬定律，6 年已经量产了 381 款芯片，用在了手机、服务器、车载、AI 等各个领域。

西方花了 60 年搭建起来的半导体壁垒，被华为用 6 年时间，直接炸穿了。

你卡我的脖子，我就废掉你的武器；你定你的规则，我就开我的赛道。

这才是真正的强者思维，这才是最高级的反杀。

三、人性的真相：所有的卡脖子，都是规则卡脖子

从半导体到教育，从职场到社会，所有的卡脖子，本质上都不是技术卡脖子，是规则卡脖子。

- 传统教育要求你做全才，偏科就是原罪，这是普鲁士为了造螺丝钉定的规则；

- 职场要求你 996、讲奉献、不要谈钱，这是老板为了压榨员工定的规则；

- 社会要求你买房买车、结婚生子、三十而立，这是既得利益者为了收割定的规则。

弱者永远在别人的规则里死磕，拼尽全力也只能当一个合格的螺丝钉；

强者永远在制定自己的规则，让别人不得不跟着自己的节奏走。

华为就是最好的例子。

如果华为跟着西方的路走，死磕 EUV 光刻机，死磕 2nm、1nm，那我们可能还要再被卡脖子十年、二十年，永远追不上西方。

可华为没有。它跳出了西方的规则陷阱，用一套全新的技术路线，彻底改写了全球半导体的格局。

现在轮到西方着急了。他们手里的 EUV 光刻机，突然变成了一堆昂贵的废铁；他们花了几十年搭建起来的壁垒，突然变得一文不值。

当你不再遵守别人的规则时，别人的规则就再也约束不了你。

这就是我一直说的底层生存逻辑：

不要在别人的主场跟别人打架，你永远打不赢；

找到自己的优势，开一个自己的主场，你就是裁判。

你擅长什么，就把什么做成规则；你能提供什么价值，就把什么变成标准。

当你能制定规则的时候，所有的卡脖子都会不攻自破，所有的资源都会向你倾斜。

四、不是追上英伟达，是我们走了一条更狠的路

很多人问：韬定律出来了，我们是不是离英伟达更近了？

错。

我们根本就没在英伟达的赛道上。

英伟达走的是西方的老路：死磕先进制程，堆核心，靠台积电的 3nm、2nm 芯片做 GPU，烧钱、依赖上游、随时可能被卡脖子。

而华为走的是一条完全不同的路：成熟工艺 + 逻辑折叠 + 全产业链自主可控。

这条路更省钱、更安全、更可持续，也更适合中国。

- 成本只有西方的 1/5，意味着我们的 AI 芯片、服务器、手机，能以更低的价格普及到全世界；

- 完全不用 EUV，意味着我们的产业链 100% 自主可控，再也不怕任何断供和制裁；

- 性能不输顶级制程，意味着我们在 AI、车载、云计算等所有领域，都有了和西方掰手腕的底气。

不是我们追上了英伟达，是我们开了一条更宽、更长、更有未来的路。

未来，全球半导体产业会分成两条赛道：

一条是西方的 “先进制程赛道”，烧钱、小众、服务高端市场；

另一条是中国的 “韬定律赛道”，低成本、大规模、服务全球绝大多数市场。

而后者，才是真正的未来。

谁能掌握大规模、低成本的算力，谁就能掌握 AI 时代的主动权。

这一局，我们赢定了。

五、写在最后

华为韬定律的意义，远远超过了技术本身。

它告诉我们：

这个世界上没有什么天经地义的规则，所有的规则都是人定的。

强者定规则，弱者守规则，蠢者骂规则。

不要抱怨别人卡你的脖子，不要抱怨规则不公平。

当你没有能力改变规则的时候，就默默积累实力；

当你有足够实力的时候，就亲手制定新的规则。

小到个人，大到国家，都是这个道理。

不要在别人的赛道里当陪跑，要做自己赛道的领跑者。

当你能自己定规则的时候，全世界都会为你让路。

节选自番茄小说 app《心眼子训练 100 天》

知乎用户 栾懿先生 发表

别的不说，就华为开发布会说到的，“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。”

后面 27、28、29、30 年肯定又会有些不明生物在那里嚷嚷 “不是到 1.4 纳米制程咩？” 如当初对那般 “五个笑脸”，又开始在那里断章起义故意忽略时间因素阴阳怪气。

2027 年：PPT 制程！

2028 年：有你倒是出货卖呀！饥饿营销！

2029 年：是等效 x.x 纳米，根本不是 x.x 纳米制程！

2030 年：芯片发热严重，火麒麟！

2031 年：搞垄断逼死友商，对内重拳出击！

知乎用户 饭否 发表

去年年底跟华为的人吃饭，就听他们在说华为即将在芯片上有一个巨大巨大巨大的突破。问他们细节，一桌人一个字都不肯多说。

没想到过了半年就真的公布了。

知乎用户 thisthat 发表

你说的这些不就是人家英伟达，海力士正在搞得么。谁告诉你国外就只卷几纳米了？

把别人搞得那个小本记一下，开个发布会就是你的了？

// 知道存储芯片怎么在同一个制程下性能不停增加的吗？怎么？存储芯片不算芯片是吧！

知乎用户 OTHB-radar 发表

看大部分回答都在说华为靠堆叠能打台积电 N3 打台积电 N2，我还是泼一点冷水吧。

其实逻辑堆叠现在 HPC 芯片基本上都在用，比如牙膏厂的 clearwater forest 就是 logic chip 堆叠 sram chip 再叠 io chip，也是 Cu-To-Cu 的 hybrid boding。

除了牙膏厂，像 AMD 的 x3d 系列处理器以及 HBM4 显存其实也都用了类似的混合键合技术，Cu-Tu-Cu 然后像 AMD x3d 处理器的混合键合间距能做到 9 微米。

华为这个等于说把 HPC 上面的堆叠技术下放到手机 SOC 上，当然也有一些新东西比如从 EDA 开始设计的 3D 电路还有混合键合的间距更小（ppt 里面能做到 1.5 微米实际 HVM 不一定做那么小）。

但是要真说靠混合键合堆两层 N+3 就能爆杀台积电 N3 甚至 N2 那还是明显不对的，大家还是冷静点不要乱搞大新闻。

首先上面的密度按图里的小字是实际密度等于上面计算密度 ×0.6-0.75，2025 年 N+3 的 155 密度 ×0.75 大概是 116.25MTr/mm2 和 techinsights 的电镜计算密度类似（介于 techinsights 和 angstronomics 的不同 k 值的计算密度之间）。

如上图 N+3 的数据（techinsights 的电镜分析报告），26 年末的 9050 的两层堆叠 N+3 的密度为 238×0.75＝178.5MTr/mm2，这个密度超过了 N4 的 hd 库但是不如 n3e/p 的 HD 库，当然由于是两层堆叠密度相比 N+3 还是有明显的进步。到 2030 年的 292×0.75＝219 差不多是 N+3 密度的两倍跟 N3e 的 HD 库密度差不多但不如 N2 的 HD 库。

2031 年应该是光刻机有比较大的突破单层能做到 150MTr/mm2 + 这个密度应该是用了 EUV 纯 DUV 难度极高。

华为靠混合键合双层堆叠虽然单位面积密度上去了但本质上还是 N+3（以及 N+3P 和 n+4）的晶体管，制成性能相比 N3E 和 N2 这种大概率会和 N+3 一样差很多。另外堆叠也会导致积热问题（比如 amd 的 x3d 处理器就有这种问题），同时也会明显增加成本（两个 die 面积翻倍）降低良率（相比单 die 多了混合键合的良率损失）和产能。

华为在手机 soc 上用混合键合可能是因为在 EUV 量产前纯 DUV 的制成密度进步已经到头了（牙膏厂本来打算用纯 duv 做台积电 n5 密度级别的 intel4 但是量产失败了用 euv 减少关键层曝光次数降低工艺难度才成功），要实现密度跃进只能用这种方法。如果华为不这样搞，无混合键合 3d 堆叠技术的 9050 和 9060 得做到 200mm2 + 的面积才有 137mm2 双层堆叠差不多的晶体管数，这么大面积的 soc 放在手机上不太现实。

华为这个堆叠折叠从好的地方看华为在 DUV 制成密度撞墙的情况下依然做到了较大的代际密度提升，从不好的方面看就是无 EUV 在未来 3-5 年里单层制成密度进步很小只能用这种办法。说实在的我更希望国内能不靠堆叠实现类似的密度进步，27 年的 N+4 能靠 DUV 实现单层 145MTr/mm2 真正做到全球最强 DUV 制成。

对用户来说，可能要注意 soc 的积热问题，不知道华为会怎么处理积热（像二代 x3d 那样 sram die 独立出来放 soc die 下面，再加上 HPB 应该能一定程度上解决这个问题），另外华为这样做产能和良率是个问题 mate90pro max/rs 可能会很难抢。

知乎用户 鲸震恩 发表

看知乎，骂但是只能阴阳说明有含金量

知乎用户 Ayase 发表

感谢华为，下次我控不住功耗了就说我在降低系统时间常数。

以及，利好液冷。

知乎用户 诗和远方 发表

看不懂，听不懂，来个专业的大佬说说，这算是中国芯片行业的 DeepSeek 时刻吗

知乎用户 长坂坡剑圣 发表

虽然看不懂，但我大受震惊

人日推的热搜，官微连发三条，而且这个时间点宣布

我越来越相信之前知乎提到的懂王来的时候双方明谈了东南小岛事项（以台积电作为筹码）

知乎用户 板栗 发表

关于光刻机的且听龙吟看不到了。

知乎用户 吴笛​ 发表

Claude Code (with Opus 4.7) 的解读

（提示词 202605.00224v1.pdf 深入分析这篇论文）

论文深度分析:《A Time Scaling Theory for Multi-Layer Electronic Systems》

作者: Tingbo He(何庭波),Huawei | ChinaXiv 预印本 202605.00224v1 | 发布 2026-05-25

一、基本定位: 这不是一篇普通论文

先把性质说清楚, 因为它决定了如何阅读这篇文章:

核心判断: 这是一篇” 用学术外衣包装的产业战略宣言”。 它的真正受众不是审稿人, 而是华为内部、中国半导体生态链、以及”capital allocators(资本配置者)“。读它要同时戴两副眼镜——一副看技术逻辑, 一副看战略意图。

二、核心论点: 用”τ 缩放” 接替摩尔几何缩放

中心命题

• 摩尔定律 (几何缩放) 在 7nm 以下失效: 纯尺寸收缩回报变平, 单芯片设计预算超 10 亿美元, 单晶体管成本不再下降甚至上升。
• 论文主张: 进步的主指标应从” 晶体管面积” 切换到” 时间” 本身。
• 在每一层 (晶体管 / 电路 / 芯片 / 系统) 定义一个特征时间常数 τ, 把” 降低 τ” 作为贯穿整个计算栈的统一优化目标。

形式化 (也是它最薄弱的地方)

τ = f(τ\_transistor, τ\_circuit, τ\_chip, τ\_system)

τ\_{n+1} = τ\_n / α

其中 α 是” 应用相关” 的: 移动设备 ≈1.3×/ 年、安全关键系统 ≈1.5×/ 年、AI 负载 up to 10×/ 年。τ 跨越约 12 个数量级 (皮秒→秒)。

逻辑链 (论文骨架)

1. §1–2 几何时代终结 → 重新诠释: 摩尔定律本质上从来不是关于几何, 而是关于” 压缩时间”, 空间缩放只是压缩时间的” 工具”。这是全文最优雅的一步。
2. §3 LogicFolding → 移动端 SoC 证据点。
3. §4 AI 数据中心 → Unified Bus + Hi-ONE + 3D Folding, 把 τ 扩展到 GW 级系统。
4. §5 逻辑与存储的” 再融合” → 产业格局判断。
5. §6 开放挑战 → 自陈未解问题 (难得的诚实段落)。
6. §7 总结 → “τ 是自 Dennard 以来第一个给整个栈共享优化目标的缩放原则”。

三、四大关键技术拆解

1. LogicFolding(移动 SoC, 已量产)

本质: 把数字 / 模拟 / 存储电路通过超细间距混合键合 (hybrid bonding) 垂直堆叠到多个有源层, 让关键路径门跨层分布——电路设计者眼中两层像”单一连续 fabric”, 线变短、寄生 RC 降、时钟 skew 收紧、频率上升。

宣称收益 (Kirin 2026):

• 晶体管密度 155 → 238 MTr/mm²(+55%), 一代完成 (过去需 3 年几何缩放)
• P-core 能效 +41%、最高频率 +13%
• 片上网络数据通路面积 −55%
• SRAM 工作频率 +40%
• 代表性核心: 时钟 buffer −50%、skew −25%、线长 −30%
• CPU 频率回到 3.1 GHz, 路线图到 2029 年 4 GHz

关键工艺指标:hybrid-bonding pitch sub-2μm(Kirin 2026 为 1.5μm, 目标 gear ratio≈1)、overlay <0.5μm、TSV CD/KOZ sub-1.5μm、良率 ~100%(智能冗余)。

2. Unified Bus(UB, 系统 fabric)

• 用单一协议取代 PCIe→NVLink→Ethernet/InfiniBand→软件远程内存的多层栈, 原生暴露内存语义、硬件管理一致性。
• 端到端远程访问延迟从 “数十 μs(TCP/IP 类)” → ~100 ns(~500× 降低)。
• 目标: 机架级逼近 “System-as-One-Chip“。

3. Hi-ONE(近封装光 I/O)

• 每模块 8 Tb/s(匹配单 AI 芯片 UB 带宽),SerDes 触达从 ~100cm → ~5cm, 面板触达从 <1m → 100m。
• 设计哲学本身是 τ 论证: 用模拟均衡 + 容忍更高误码率替代重型 DSP, 降功耗 / 成本 (跨层 trade-off)。

4. 3D Folding 与 N²-vs-N 困境 (全文最扎实的技术论证)

• 2.5D 芯片: 算力 ∝ N²(面积), 但带宽 / 互连 / 供电都走芯片边缘 ∝ N(周长)。二者发散 → fan-out 困境, 与逻辑节点多先进无关。
• 3D Folding: 把供电 (背面供电 + 集成稳压)、HBM(混合键合)、光 I/O(Hi-ONE) 从边缘搬到表面, 一旦在表面就按 N² 扩展, 恢复” 平价”。
• 路线图:~2030 年前 Ascend SuperPoD(910C 2025 / 950 2026 / 990) 靠 chiplet+2.5D + 微凸点;~2030 年 LogicFolding 进入 AI 加速器,2035 年硬件集成度 >100×。

四、批判性评价 (深度分析的核心)

✅ 真正有价值的洞见

1. “时间才是摩尔定律的真实货币”——这个重构有真实智识价值, 与 Horowitz 的” 能量” 论证同构。空间缩放只是压缩时间的手段, 这一点站得住。
2. N²-vs-N fan-out 困境是封装领域公认的真实问题, 论文对它的几何论证清晰、正确, 是全文最硬的部分。
3. 跨层统一指标对协同优化 (co-optimization) 确有工程价值: 让工艺、电路、系统工程师用”同一种单位”对话。
4. 战略上自洽: 拿不到先进节点, 就改变进步的衡量标准, 使进步不再依赖节点。这是” 化约束为方向” 的高明叙事。

⚠️ 需要警惕的问题

1. τ 缩放很可能只是” 重新贴标签”, 而非新的物理定律。 论文自己预判了这个反驳 (“rather than a relabeling of existing ones”), 但辩护无力。频率、延迟、带宽一直都在被优化。Dennard 缩放给出的是可推导的比例规则 (电压 / 尺寸按比例缩→恒定电场); 而 τ_{n+1}=τ_n/α 只是对历史趋势的指数拟合, 且 α “应用相关”= 承认它不是普适定律, 只是描述性趋势。

2. 公式 τ=f(·) 从未定义 f。 各层 τ 是不同物理量 (皮秒级开关延迟 vs 秒级数据中心响应), 把它们当成” 单一可优化变量”在概念上是混淆的。”12 个数量级”听起来宏大, 实则是把异质量纲拼在一起。

3. 自我验证闭环。 所有” 证据点” 都是华为自家产品。”381 颗芯片 / 6 年” 营造实证氛围, 但无任何可独立复现或第三方验证的数据, 没有基线对比、没有误差范围。

4. 基线选择有误导性。 UB 的”~500× 降低” 是对标”TCP/IP 类软件栈” 这个故意偏弱的基线, 而非已经做到亚微秒的 NVLink/NVSwitch。这是典型的” 挑软柿子” 对比。

5. AI 的 α≈10×/ 年混淆了” 吞吐扩张” 与”τ 降低”。 AI 的增长主要来自 scale-out(更多芯片并行), 论文在”吞吐量增长”与”延迟 (τ) 降低”之间悄悄滑动。把堆芯片算成 τ 缩放, 逻辑上站不住。

6. 前瞻数据的” 虚假精度”。 频率表列到 2029 年 (2028⁄2029 标注 “Pre-silicon” 却与已量产数据并列)、2031 年 400 MTr/mm²、2035 年 >100×——这些是路线图愿景, 却以近乎确定的口吻陈述。

7. 能耗问题是致命短板 (论文自己承认)。 §6 坦言”τ 是时间定律, 不是焦耳定律”, 并承认”10× 更快但 10× 更耗电的超级节点不违反任何缩放原则, 却会超出电网容量”。这等于承认:τ 缩放并未触及 AI 真正的约束 (能耗 / 功率), 只能外挂一个”energy companion” 补救。对一个号称” 统一优化目标” 的原则, 这是结构性缺陷。

8. LogicFolding 的” 新颖性” 被夸大。 其本质是顺序 3D 集成 / wafer-on-wafer 混合键合, 概念上并不新 (Intel Foveros、TSMC SoIC, 以及论文自己引用的参考文献 6 Batude 的 3D sequential integration)。真正的贡献是工程执行与良率, 而非原理创新。

9. 浓厚的战略 / 政治潜台词。 反复强调” 对最先进光刻的受限访问”“下一美元应追随 τ 而非节点”“封装、存储带宽、fabric 设计现在掌握过去先进逻辑节点独占的战略权重”——这是面向中国半导体生态与资本市场的战略信号。作为产业战略完全正当, 但它给” 科学” 框架染了色, 需要读者剥离。

五、战略意图解读

这篇文章的深层目的, 可能比技术主张更重要:

1. 为制裁下的华为重新定义” 进步”: 既然无法在节点上追赶, 就宣布” 节点不再是进步的标尺,τ 才是”——把劣势区域排除出竞争维度。
2. 向中国半导体生态发出协同号召: 文末明确说” 没有任何单一组织能独自解决”, 点名工具链、标准、benchmark、器件物理、经济模型——这是邀请国产 EDA、封装、设备、Foundry 合伙人共建”τ-native” 生态。
3. 重塑产业话语权:§5 论证逻辑与存储” 再融合” 使影响力向存储与封装厂商转移——这与华为在先进封装上的押注方向一致。
4. 资本叙事: 反复出现的”the next dollar should follow τ, not nodes” 是直白的投资导向语言。

六、一句话总结

技术上: 它把一个真实且优雅的观察 (“时间才是摩尔定律的本质”) 夸大成一个其实并不成立的”新缩放定律”, 用自家产品的真实工程成果 (LogicFolding/3D 封装确有料) 来支撑, 但混淆了量纲、回避了能耗这一真正约束、并用偏弱基线包装数据。
战略上: 它是华为在光刻受限背景下, 为” 不依赖先进节点的进步路线” 所做的一次高水平、自洽且具号召力的产业宣言。

阅读建议: 把 §3(LogicFolding 实测数据) 和 §4.3(N²-vs-N 困境) 当作可信的工程内容认真读; 把 τ 缩放的” 定律” 地位、α 数值、2029+ 的前瞻数字当作战略叙事保持距离; 把全文当作理解华为未来 5–10 年技术路线与产业意图的一手材料, 价值很高。

附: Kirin CPU 性能核频率趋势表 (论文 Table 1)

假设与非目标 (Assumptions & Non-goals)

假设

• 本分析基于论文原文 (16 页 PDF) 文本, 未访问论文外部数据源核实”381 颗芯片”等数字。
• “Tingbo He = 何庭波, 海思总裁”为基于论文自述 (“leads Huawei’s semiconductor business”) 与公开背景的合理推断。

非目标

• 未对论文中各”X×” 声明与 NVIDIA / TSMC / Intel 真实公开指标做横向对标 (可作为后续工作)。
• 未深入 LogicFolding 与已有 3D sequential integration 文献的逐项工艺对比。

知乎用户 庙明神 发表

华大官人现在在哪个制程发财呢？

知乎用户 余灰 发表

我还特意稍微研究了下这个所谓的 “降低时延，缩短数据路径”。

这个方向，压根就不是华为独创的啊。其他主流厂商早就一直在朝这个方向努力了啊，苹果、AMD、英伟达都有类似的技术路线。

只不过人家没有给他命名叫 “韬定律” 而已。

“韬定律” 虽然也不能说全是个噱头，但目前来看，这个名字的确更像是华为对自己芯片路径的一种包装罢了。

至于具体什么含金量，还是要看今后到底能拿出什么水平的芯片。

总结一下，就是：

知乎用户 小浩 发表

不了解，但类似于通过游戏降低分辨率提高帧率来宣传 gputurbo 技术的案例不在少数

知乎用户 小母牛骑风筝 发表

希望是真的，现在芯片拼刀法已经到头了，晶体管密度到了物理极限，以后主流就是改变结构。

不过按照华为的习惯来看，一般实际远低于宣传。

当初华为 5G 宣传的好像是 5G 的发明者一样，大家都以为华为掌握了世界 5G 的最核心技术。是世界 5G 的领导者，结果潮水过后，发现好像也就那样。

比如智驾，宣传是 L3 级别，后来由于监管改成 L2.999999999，结果感觉好像也就那样。包括宣传硬件和调教远超同行不止一代，遥遥领先，后来发现也就那样，甚至还挺拉胯。

宣传鸿蒙自研有多牛逼，结果由原生鸿蒙，到新版鸿蒙，再到纯血鸿蒙，合着自己打脸自己以前的鸿蒙血不纯一样，直到现在好像也就那样。

现在到了芯片，我觉得还是先别沸腾了，让子弹飞一会。如果真的牛逼，我一定支持，但是用余总的话来说，我们要打击吹牛逼，鼓励真牛逼。但愿不是和以前一样，测试拉胯，但是 “体验” 无敌，不要老在不可量化的领域遥遥领先。

知乎用户 尘封 发表

怎么说呢，如果海思已经单独上市， 这一波利好可以抽干 A 股流动性不？

知乎用户 小纯纯​ 发表

别喷我啊，我就阐述一下我的回忆。

我记得华为刚出 mate60 那会儿，全网铺天盖地的吹，说华为还是啥公司的，建成一个超级超级大的类似于光刻机的发射器，能发射各种光，反正就是发射啥用啥，彻底解决了卡脖子的问题，然后后来不了了之了。

想起来了，叫光刻厂，也是吹的天花乱坠，技术突破。

知乎用户 jiwoo 天天开心 发表

说明国产光刻机寄了呗

含金量堪比单原子催化

知乎用户 黑子​ 发表

🌸: 我爱国税收割到了就行了，你还真信我造光刻机？老美又没禁我 4G 芯片，编个 5A 继续收割就行了。现在没啥热度，我再编个高大上的定律炒作一波。

知乎用户 贾汉杰 发表

不明觉厉，先吟再说～

华子能靠光通信的领先，弥补 ai 单卡算力不足，集群算力反超英伟达好几倍。漂移过弯不行，但弯道超车这一块，华子确实有东西。

知乎用户 鹜护法 发表

来个半导体大神来解释一下吧？

update 2.0+++++++++

快要接近真相了，有大神能解释一下公式里的分子为什么是 2 吗？也可以是 4，8…100 嘛？

update++++++++++

有大神说是 logicfloding，那 logicfloding 是啥意思嘛？两个 logic die 叠一起？那怎么说大幅提高晶体管密度？跟时间又有什么关系？

以下是原回答：

逻辑（logic）我知道啥意思，折叠（flip）我也知道啥意思，TM 逻辑折叠（logic-flip） 到底啥意思呀？

logic-flipflop 该不会是寄存器打拍吧？［doge］

知乎用户 王前进 发表

其实就这一张图就能把结论说明白了，2026 年的新麒麟芯片的性能确实大幅度提升了

知乎用户 埋葬一切来犯之敌 发表

遥遥领先！且听龙吟！我们直接建了光刻厂！提头来见！

知乎用户 银 toki 发表

我不理解。

本身摩尔定律我感觉就是扯激波蛋的玩意儿，有什么激波指导作用？

谁不知道制程越小能装的晶体管越多，芯片越先进啊，弄个什么定律有个掉毛用……

这个套定律…… 不就是制程被卡，只能拼系统级优化，减少浪费么，又起个花里胡哨的名字搞什么？

学友商吗？学的明白么你？

等着被喷吧

知乎用户 zxytutu 发表

这个问题回答数量已经 1000 + 了，还有好几个问题也是 200 + 的回答，可以说是讨论的热火朝天，但是在知乎愣是连热榜都上不了，我真的很想知道，你乎到底在怕什么？是受了谁的指使压这件全网都在关注的事情的热度的

知乎用户 Oxygen​​ 发表

9030 Pro 相比于上代性能的提升已经很大了，不敢想 9050 会有多夸张…..

在光刻机落后的前提下，性能彻底追赶甚至超越高通联发科苹果的旗舰芯片不再是痴人说梦

知乎用户 天星舰水手 发表

这个定律，犹如盘古开天辟地，打破了现有摩尔定律的极限，一刀劈出了半导体的新天地，是真正的弯道超车。

这个发现不亚于光刻厂对光刻机的降维打击，不亚于对米国操作系统的连根拔起。

相信国运，已经杠杆拉满全仓梭哈。

知乎用户 Jackson Shen 发表

我早说过，华为强是强在海思，强在何庭波团队。

余大嘴的终端业务不过是贪天之功罢了。

知乎用户 好好生活 发表

苹果、三星、高通今年不是要出 2nm 的芯片了吗？听说 1nm 都已经研发完毕在测试了

这个节点推出这个” 韬 “定律，是不是对国产 EUV 的研发不太自信了啊，华子是不是在

“有意” 打压国产光刻机股票啊？

知乎用户 长天 发表

内部人士。其实就是回答两个问题：

1. 对业界来说，摩尔已去，未来要怎么走？

2. 对中国来说，先进设备和工艺卡脖子，我们要怎么破？

结论，用 “时间微缩” 作为新的指导原则，不要掉到原有摩尔定律的几纳米几纳米制程话术里面，获取同样的 power-performance-DENSTIY-cost 收益。

强调 DENSITY 而不是 area，就是区别。

目标，2031，顶峰相见。

知乎用户 lolicon 发表

本来以为这个问题最适合回答的知乎大 V 是 Dio - 晶，没想到今天他直接上台（ISCAS2026）宣讲了这个技术，那估计他近期不太可能直接回答这个问题了。

既然 Dio - 晶不太会出来回答这个问题，那就列一下我今天看到这个问题最好的回答。陈巍：一文看懂逻辑折叠（logic folding）背后的关键技术和产业玩家

这个回答好在讲了这个 logic 折叠技术的沿革和国际上的发展情况，看起来三星和 IMEC 都做过类似的探索，三大 eda 公司也已经在这方面有所准备。

我甚至听到一个传闻，很久以前华为和苹果就委托 tsmc 做过类似的验证，验证结果不错，但是由于 tsmc 的工艺节点演进优于预期，就不用这种麻烦的做法了，还是走传统的微缩路线比较妥当。别不信，在中美科技战之前，这样的合作不少，华为和英伟达 / tsmc 合作开发过一些技术，这在华为最后成为昇腾 910，而在英伟达就成为了 A100.

知乎用户 评者 N 大​ 发表

用简单的话说说一个 " 韬定律 " 凭什么刷屏？

很多人问：华为发个 “韬定律”，至于这么激动吗？

至于。因为这背后是一整套中国半导体 “换道超车” 的战略逻辑，而且每一步都经得起推敲。

第一，为什么现在必须提出新理论？

摩尔定律快死了，这不是华为说的，是行业共识。

什么是摩尔定律？简单说就是芯片上的晶体管每 18 个月翻一倍，性能跟着涨，成本跟着降。这套规则跑了 60 年，但现在已经撞上两堵墙：

物理墙：

晶体管小到 3 纳米、2 纳米，电子开始 " 量子隧穿 “——不该漏电的地方疯狂漏电，功耗压不住，发热压不住。继续往下刻，不是不想，是物理定律不允许。

经济墙：

从 28 纳米往下，每推进一代制程，研发投入和建厂成本指数级暴涨。台积电一个 3 纳米厂投资 200 亿美元，但性能提升却越来越小。

简单说，投入 100 块，回报从 50 块变成 10 块，这门生意快做不下去了。

西方现在的玩法是 “延续摩尔”，继续砸钱追 1.4 纳米、1 纳米，赌物理极限还能再突破。

但华为看明白了：这条路越走越窄，越走越贵，越走越拥堵。所以换了一条路，不跟你在 “刻多小” 上死磕，改玩 “跑多快”。

第二，“韬定律” 是什么？

核心就一句话：以 “时间缩微” 替代 “几何缩微”。

传统芯片优化的是 “面积”——晶体管刻越小，同样面积塞越多。

华为优化的是 “时间”——信号从 A 点到 B 点，传播时延能不能更短？

怎么做到？

逻辑折叠。

把原本平铺的逻辑电路，像折纸一样折叠成双层甚至多层，重新设计信号路径，砍掉不必要的绕路。再配合器件、电路、芯片、系统全层级协同优化，系统性降低时间常数τ。

这不是刚提出的概念，华为过去 6 年已经量产了 381 款芯片，从手机到基站到 AI，全场景跑通了。

今年秋季的新旗舰芯片（大概率是麒麟 9050 系列）将首次完整采用逻辑折叠技术，性能直接对标西方最先进的制程路线。

何庭波何总的原话是：“我们新芯片的性能完全可以持续对标另外一条路径。” 翻译一下就是：“我用成熟制程 + 架构创新，打你先进制程 + 物理堆料。“

这就是 “换道领跑” 的底气。

第三，这对中国意味着什么？

短期看，是定价权的回归。

曾经有段时间华为旗舰机被迫用高通芯片，5G 被锁死不说，最憋屈的是定价权不在自己手里。

高通涨价，终端厂商只能咬牙吞成本，最终消费者买单。

今年秋天，麒麟 9050 带着逻辑折叠技术归来，从芯片到系统全栈自研。这意味着成本可控、节奏可控、定价可控。高端市场的利润终于能留在自己口袋里。

中期看，是国产半导体的 “去 EUV 化” 路径。

中国最大的卡脖子环节是 EUV 光刻机。

韬定律的价值在于：它不依赖先进制程的极致蚀刻，在成熟制程上通过架构创新实现性能跃升。

这给了中国半导体一条 “不赌光刻机、不等光刻机” 的确定性道路。

预计到 2031 年，基于韬定律的芯片晶体管密度将达到 1.4 纳米等效水平。注意，这不是画饼，而是 381 款芯片量产验证过的工程路径。

长期看，是全球规则的重新定义。

中国第一次在全球半导体领域提出 “定律” 级别的产业原则。

以前我们是规则跟随者，台积电三星定标准，我们跟着跑。

现在华为说：我定义一套新规则，而且欢迎全球一起来玩。

何庭波强调 “开放合作”，这不是客套话。当中国拥有从理论到工程到产品的全栈能力时，“开放” 才是真正的自信。

我定的规则，你来用，对你也有好处。

第四，对行业和世界有什么意义？

对全球半导体行业，韬定律提供了一条 “后摩尔时代” 的第三条路：

第一条路：延续摩尔（台积电 / 三星 / Intel，继续追 1 纳米）

第二条路：超越摩尔（Chiplet/3D 封装 / 新材料，修修补补）

第三条路：时间缩微（华为，重新定义优化目标）

三条路不是互相替代，而是并行竞争。

但对被 EUV 卡脖子、被先进制程拒之门外的国家和企业来说，第三条路是唯一可行的破局点。

对 AI 时代来说，这更是刚需。大模型算力需求指数级爆炸，传统摩尔定律的增速根本喂不饱。

韬定律用架构创新换性能，让算力增长不再完全依赖物理工艺的突破，这对整个数字经济的底座都是重大利好。

第五，今年秋天，我们在期待什么？

麒麟 9050，大概率搭载在华为 Mate 90 系列上。

期待的不是 “又一款旗舰芯片”，而是中国半导体产业第一次用自主定义的理论、自主设计的架构、自主可控的供应链，向全球顶级性能发起正面冲击。

如果麒麟 9050 在实际体验中，无论是 AI 算力、游戏性能还是能效比都真正匹敌同期高通 / 苹果的竞品，那将证明一件事：

中国不仅能造芯片，还能定义芯片该怎么造。

从 “受制于人” 到 “定义规则”，从 “韬光养晦” 到 “胸有成竹”。

这就是这个定律、过去数百枚成品芯片累积而成，以及未来将要建设的星程大海的意义

知乎用户 丹青 发表

这话题没点知识储备，吹都不知道从哪个角度吹，看了半天就感觉这是某种新型堆叠技术，传统的 3D 封装是把两块独立的芯片进行堆叠，逻辑折叠是以逻辑电路为单位进行堆叠，更多细节的东西就不太能理解了，看这个技术文件的感觉，就像本科的时候上早八七旬老教授上的计算机组成课。

不过你乎上面唱衰华为的人倒是看上去蛮懂的，但是华为摆明车马说 9 月份上的 9050 要堆到 238M 的密度，3.1G 的频率，那么明知道华为芯片一出来就会被各路人马用各种方法测试，甚至还有大神在电镜下数晶体管密度，那华为为什么要这么说呢？几种可能性：

A，华为喜来乐，吹一把就死，九月自刎归天

B，华为喜来乐，突破了 Euv 不宣布来吹什么韬定律

C，这些黑子九月份就删帖或者装死了

来，选一个

知乎用户 陈二牛 发表

看完了它的 Preprint。我有个问题，如果把它定义成学术论文的话，硕士发一篇这样的能毕业吗？论文链接如下：https://chinaxiv.org/abs/202605.00224

知乎用户 第五星际 发表

鉴定为又一次周期性的沸腾营销，华为发布的论文里面本身就有非常多的槽点了，懂点半导体知识的人不会不质疑这个技术的

首先这个晶体管密度就特别唬人，从 155 增加到到 238MTr 直接干到 tsmc n3 的水平了，就算你能用 euv 也不可能一次到位的，tsmc 和英特尔该踩的坑你都得踩，真的这么容易为什么三星和英特尔都在这个 200MTr 左右的节点蹉跎这么长时间才搞定？华为一个 fabless 还能比这几个 IDM 更懂芯片制造？大概率就是把目前的 n+3 级别的工艺叠两层，然后垂直层面来看是 238，实际上水平铺开来看还是 n+3，估计就是两层 155 减去 tsv 和论文里面的 smart redundancy 部分罢了，基本没法提升多少能效的。

再有就是论文里面提到了 kirin 2026 用的 hybrid bounding 的 pitch 是 1.5 微米，你要知道 tsmc 和英特尔目前最先进的工艺也就 3-6 微米左右，他上来就是领先了两代，这怎么可能呢？你前代麒麟还是昇腾也好根本没有展示出能和 tsmc 以及英特尔相媲美的 hybrid bounding 技术水平，什么前置技术发展都没有的情况下就遥遥领先基本上可以视作吹牛了。

论文里面也提到了有 41% 的能效提升，这个也是特别难以置信的，要知道使用 tsv 做 3d 堆叠是会比传统结构增加功耗的，电流经过铜柱的时候会造成一系列的寄生损失，就算缩短通信距离可以降低一定的功耗，但是功耗相比传统 2 维结构还能有这种一个大节点级别的提升，实在是太难以想象了。

最为致命的一点是堆叠结构对散热有非常大的挑战，amd 在 x3d 芯片上放了一块发热较小的缓存就需要降频几百 mhz 了，现在你逻辑折叠堆叠的是一块发热巨大的逻辑 die，华为本身用的制程就落后了，需要 mate 机型用上 vc 和比其它友商宽的多的机身才能保持温度，你觉得它还有散热余量去折腾堆叠芯片吗？更别说华为的目标频率是达到梦幻的 4ghz，相比现在都快翻倍了，这个真的有实现的可能吗？

知乎用户 PENG Bo​ 发表

3D 堆叠是正确的开始。国内在此工艺领先（例如 hybrid bonding）。

未来会怎样？很多年前我就一直说，未来的芯片会是 “一坨”，像人脑，真 3D。

人脑的特点，还包括：低主频（发热低），存算，大量模块，自由并行，复杂循环和反馈。

类似血管的散热结构。以及，可能类似 3D 打印的制造方法。可能沉积。可能自组装。

我想了想，也许像建房子的预组装：先造很多小方块，再让它们自组装，吸在一起（像生物，蛋白质对接）。

这也适合完全不同的 LLM 架构。目前我们的架构都是 2D 的。有真 3D 芯片就可以跑真 3D 架构。

其实人脑更厉害，是 4D，会自己生长。

补图，未来芯片可能像这样:

补充一个我从几年前就一直说的，NAND 很重要，因为很适合跑稀疏大模型，便宜，容量大，带宽也完全能做到 DRAM 水准。几年内我们就会看到手机跑 1T 模型。

注意，HBF 只是过渡，也需要 3D。但这里散热是主要问题。

知乎用户 埃迪卡拉 发表

今早翻了一遍论文。

语言腐败。

摩尔定律定律部分不重要，重要在于承诺，其他要素不变 18 个月密度翻倍。这个定律承诺部分是什么？

“芯片立体设计” 早就流行了，不限于以下：

--3D IC（3D 芯片堆叠）

--TSV（硅通孔）

--Chiplet 封装

--FinFET / GAAFET 三维晶体管

-- 立体刻蚀（3D 结构）

这些都会让 “雕刻制造”（本质上是光刻 + 刻蚀 + 沉积 + 封装）复杂度暴增。

到时优化出来的那点性能根本顶不住成本暴涨和良品率下降。

这是 DRAM 的堆叠，上下都是高度规整的。

这个 CPU，堆吧。

非规整堆叠即便不考虑发热，也得采用 TSV 之类的技术打孔。

打个孔十几步工序，确定要在非规整的逻辑芯片上用？能对齐打孔的 IP 核，全是发热大户，要住独栋大别墅，学不来 DRAM 住高层的。

同一个芯片上不同部分根据热量堆叠不同层数那是封装技术范畴，例如 GPU 和 HBM，逻辑核叠在 DRAM 上的 X3D 也是这几年早就在用的技术。

简单来说：

影响堆叠的不止雕刻技术还有热密度。

低频使用低发热的存储可以用最差的工艺叠几千层，直接在落后工艺上打深孔互联；

高频使用的 DRAM 也可以叠几百上千层，但是必须用先进工艺降发热，打孔难度也更高；

而极高频使用的 GPU 和 CPU 核必须先考虑热量再考虑堆叠，而且考虑到逻辑单元的复杂布线需要先进的多层光刻互联技术，孔稍微打深就成废片。

• 被上层遮挡的下层电路怎么刻？光手术刀是走直线的，饶不了弯。发明一下光绕行技术？纳米 + 纳秒级控制哦，三体人来了都得叫你大哥。

• 一层层刻再留对齐针脚接口，纳米级热胀冷缩对齐歪了一堆针脚怎么办？纳米仙人拿着显微镜一根根修么？

• 一层层叠起来散热怎么搞？**昂贵的光雕刻环节塞纳米微孔热管，产量还要不要了？**现在的 3D 堆叠都是工艺优化带来热量降低，好不容易挤出来的热密度下降，才能无需额外解决散热多堆一层。想直接堆几十层，查过热力学定律了么。

• 晶体管立体链路优化，缩短距离要不要流片验证，每一版芯片深浅层数都不一样，立体结构五花八门，制造商适配流片失败了钱谁出？英特尔现在流片失败几次就要开除设计团队高层了。芯片立体结构就不是可以快速迭代的东西。一个芯片摊开也就几毫米，最远模块通讯也就是几毫米光时间，优化成立体减少到立体的几百纳米光时间，整体收益 5-10% 都顶天了。这也是芯片面积大多 100-200 平方毫米，极限 700-800 毫米的原因，因为再大通讯时间才会开始产生不可忽视的影响，整体收益开始减少。

• 更别提所谓的协议优化降低开销，协议优化就是放弃兼容性，学苹果搞生态封闭让软件商适配，程序员重新写代码。

每迭代一次芯片、系统，软件商都需要重新适配。英特尔的安腾、微软的 WP 系统、黑莓都凉了。

摩尔定律提供的是确定性，相对于芯片制作厂商对设计厂商的承诺。

设计商不要三天两头搞什么狗屁倒灶的优化，也可以得到固定预期的性能提升。

要大版本迭代请隔开十几个小版本。

更加不要焦虑的因为担心性能提升不够成天发明新词欺骗消费者买单。

现在这个定律把性能提升的压力给到芯片制造商都算好的，直接协议变动给软件商和程序员？去年上一代的指令效率不高，我给改了，对函数名都改了，方法和实现都拆了重新实现了一套很牛的新设计，颠覆性的，软件商自己检查有没有用到，回去适配吧，几千万上亿行代码仔细检查不然闪退报错哦。是觉得程序员还不够牛马么？

路由器、AI 芯片等封闭生态用这套不挑你的理，适配成本是设计商承担。实际上业界早就都在这么干。做基层平台也这么搞，上一层的软件开发商不得全跑路啊。

事后甩锅，我设计了一套颠覆性的东西，你们来适配我就能吊打全部友商，我失败了就是你们全都针对我敌视我。拜托，重写适配成本比芯片设计还高好不好？每年上百万软件几百万程序员针对适配的成本上万亿谁掏钱啊？

这种压榨产业下游的习惯就不能改一改。

华为这种拉着整个产业支付成本自己不掏钱，然后美滋滋跟别人说他增效降本的习惯，**在封闭生态的通讯把三大运营商坑一遍，现在到更加难以忍受协议变动的手机 PC 开放软件生态下整？**只能说随便吧，骂不动，继续整，整到全生态都要超额支出。

地基不牢地动山摇，芯片作为实时运行生态底层成天砸掉承重墙重新设计，上面的住户有福了。

知乎用户 峠猫 发表

USB Type C = 华为口

STCO = 华为韬定律

知乎用户 业余草 发表

现在是中国的早上时间，9 点多发布的。

老外们还在睡觉。

有些高赞踩的有，贬的也有，酸的还有。总之吧，让子弹再飞一会。

过不了多久，看到老外等一些行业内大佬对该事件的相关讨论、报道等才知道谁是小丑。

光靠酸，看不上、看不清、看不起、看不懂是没用的。

知乎用户 张绳武 发表

本以为是物理层级的重大突破，仔细了解了一下，看起来更像是熟悉的味道：“美国 AI 只会暴力堆叠参数，中国 AI 强调效率和成本”

本质就是在上游供应受限的无奈条件下（算力 / 光刻机 / 制程），把大伙都在做的 marginal 优化包装成 “新路线”

知乎用户 星空 发表

为中国乃至全球的半导体行业，指明了未来的发展道路，打开了从业者心中的迷雾，了不得。

知乎用户 胖虎 发表

“韬定律” 构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

手握通信、设计、fab 制造

又有底层系统软件加持

的确没必要死磕摩尔定律

知乎用户 遇永恩亚索即挂机 发表

摩尔定律：空间法则

韬定律：时间法则

知乎用户 服用了千年山参 发表

摩尔定律瓶颈：靠 “几何缩微”（28nm→14nm→7nm→3nm…）

韬定律（时间缩微）：以时间常数τ（电路信号延迟）为核心，通过逻辑折叠等技术，把芯片平面电路立体折叠、堆叠，缩短关键路径走线长度，降低 RC 延迟，把信号传输时间压到最小，相同的时间能传输更多的电信号。

假设路面宽度对运输无影响，且每次只能运一件货物

传统的芯片设计就相当于在一块面积相同的区域尽可能多修路，路修的越多单位时间内运的东西越多，缺点就是很吃光刻机制程工艺，并且随着路越修越细，不同路之间会互相干扰。

华为的韬定律就类似修高架桥，你运输距离短就走路面，运输距离长就走高架桥，高架桥中间不需要任何停靠，单位时间内运输的东西多，缺点就是多层设计和调度逻辑会非常复杂。

以前受制于国产光刻机制程工艺不行，设计了也造出不来，现在开辟出了一条新的赛道，对于一些芯片设计类企业利好。

另外补充一下

1. 制程工艺不够制造时的多重曝光和芯片设计的立体折叠是两码事。

2. 韬定律和摩尔定律不冲突，光刻机和芯片设计两条路我们都在走，这也是郭家发展一贯的作风，等待国产光刻机突破那天，再次喊出那四个字。

知乎用户 悉数沉淀 发表

是骡子是马，等秋天芯片出来了再吹，现在吹没用

知乎用户 洛基的绿毛线​ 发表

不是半导体业内人士，

但突然想起学 kaiming 的残差连接网络的时候，第一反应是：

“woc，这东西很难吗，为什么就他想到了？感觉早生十五年我好像没准也可以试试。”

其实有这种感觉的时候往往意味着事情要成了。

希望如此吧。

很多其他黑评我有点看不出来是真心批评还是只是喷垃圾话的肌肉记忆。

知乎用户 知山林不知鱼 发表

其实就是指 GAA 等技术，我们并不比台积电慢

内容有错，勘误

知乎用户 plmnkjhy 发表

“逻辑折叠等创新技术”，实际上也是要符合物理规律的，我理解为几何原理。

假设不考虑芯片厚度 (暂且不考虑散热），在 40mm*40mm 的芯片上，从左上角到右下角的通信距离是 40√2mm，现在我把这个芯片拆成 2 半: 做成 40*20mm

1. 两半一堆叠——对折，这下从原左上角到右下角的通信距离就是 20mm；

2. 如果把原来的左上角和右下角直接对齐——对叠，那么通信距离≈0；

“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，翻译一下:

还是 7 纳米制程。只不过我把两个 7 纳米芯片叠起来，那就相当于是 3 纳米的晶体管密度，3 个 7 纳米芯片叠起来，那我理论上就是 2 纳米的晶体管密度。以此类推，那理论上只要叠的够多，还能做到近似于 0 纳米水平的晶体管密度。

总结，确实在几何层面领先辣

知乎用户 delight​ 发表

在看到实际表现之前，我个人暂时不会对华为这个韬定律那么的乐观。

首先，请留意，项目的发布并不是老总带货的 ppt。如果这玩意是余承东在 Mate 90 发布会上说的，那我大概率一笑而过。

但这次是在 国际电路与系统研讨会 这种国际顶级，科研和产业氛围极其浓厚的环境下发布的。其内容往往是 2B，2G 或甚至 2D 的底层技术，韬（τ）定律是严肃的科学议题，必须认真看待 。

这个原理应该是在器件，电路，芯片，系统几个层面进行高度的集成和整合。能不能成，我相信以华为的实力硬件层面大概率能成。

因为我在很多地方说过，很多时候并不是国产技术不行，而是 半导体讲究 Design-in，一旦产业链固化，国产作为追随者不仅要面临技术端的落后，还要面临自己因为永远打不进产业链，所以永远没有机会迭代的窘境，直到出现了个川建国。

正视国产的差距的同时，也要意识到，半导体的本质除了科学，还有工程。而后者是中国的强项。

论文我也看了，说实话不是专业人士，确实看得一头雾水，但是论文大概解决的方向是利用华为在 信号调度，电路时序，系统架构 上扎实的技术积累，找寻的一条短时间内无法获得先进制程光刻机的平行解。

毕竟华为本质是个通信公司，而其他半导体领域鲜少有像华为这样在多个领域都有深度及广度足够的技术积累。

打一个比方，华为的策略就像原先需要使用 1000 个小学生做的题，我把问题转换成 2 个博士生做的题，然后请 2 个博士生去做。

其实我对国产半导体产业链关注多年，华为确实是有那个硬实力的。华为系在半导体产业链上的进展其实一直是略超预期的，这一点非常难得。

但是，问题的关键，这种软硬件级别的全栈协同不是所有企业都能做到，或者愿意买单的。

举一个不是很恰当的例子（当然华为的研发深度和广度吊打比亚迪），比亚迪的铁锂电池，天生能量密度不如三元锂解决方案，尤其是三元的钴被刚果金卡脖子，叠加比亚迪深度垂直整合，放弃三元锂，那么相对高端的车对能量密度更高的电池的诉求，比亚迪就通过深度与底盘整合的集成方案适当解决一点问题，代价就是他的电池外销一直做得不好。因为车企如果想要买他的电池，还需要对底盘设计整个推倒重来，命脉还掌控在比亚迪手上。

这不单是技术问题，还有商业方面的博弈存在。

华为这样做，我最大顾虑是开发者是否愿意针对华为的系统进行额外开发资源的投入进行适配。

手机也好，显卡也好，目前主要性能开销还是在游戏上（AI 往往通过云端解决），目前国内手机游戏厂商虽然利润丰厚，但是内容上的内卷也开始加剧，开发周期缩短。

元气骑士这种小型项目还好，华为直接驻派工程师就能协助解决，但是更大的项目可能就不一样了。

不知道那些企业是否真的有那个意愿针对华为系手机进行适配，尤其是开发多年，高度 “屎山化” 代码的项目，别人如果真的有重构的动机，那也是在下一款游戏进行优化。

就连微信鸿蒙版的功能都不，使用卓易通性能又有大约 10% 的性能损失。我觉得华为的真正困局是这个生态应该怎么去打造。

当然，华为有一个巨大的优势，那就是开发者的困境在软件，而不是硬件上。硬件需要对产线进行修改但是软件不用。头部手机游戏产业与汽车产业链生态完全不同，前者净利率大概率超过 20% 而后者可能只有 4%。

终末地这种在有集成工业极其小众的核心玩法的情况下，2 个礼拜流水能达到 12 亿，一个月内收回前期开发及宣发成本并有盈余是大概率事件。

如果移植以后真的能达到宣称的性能上的提升，那追求极致优化的公司（如鹰角的终末地），如果在游戏优化上已经过多的投入产能去压榨剩余的一点性能，那么重新进行开发其实成本反而会更低。

而项目本体也相对较新，即使有 “屎山” 积累的也不高。这种情况下会有部分游戏率先开始支持的。

在手机二游已经高度内卷的环境下，以往是高端米哈游一家独大，虽然现在米哈游依然是老大，但是其地位早已松动，后来者鸣潮，终末地，还有诸如网易的无限大等，实际上游戏品质本身都或多或少超越米哈游的游戏，只是有的是玩法小众，还有因为部分老玩家出于沉默成本不愿意承认这个现实。

如果一旦国产真的能让厂商花更少的钱反而进行更好的适配，这样生态倒还真的做得起来。

其天花板应该可以对标王者荣耀鸿蒙版。虽然这个大概率还没有因为韬定律受益，但是经过针对的优化，在高画质下其帧率已经可以对标安卓旗舰版手机，甚至功耗上面还略有优势。

知乎用户 墨苏 发表

我们会发布一个吓死人的技术——GPU turbo

实际上：降分辨率，降亮度，还是跑不过友商

知乎用户 linview​ 发表

核心就是重新发明的 3d 堆叠和 tsv 技术，还有对 3d 堆叠芯片晶体管密度计算方式的历史性革新。一片 die 拆分两个 die，上下键合在一起。不知道只是把一些 sram 挪到其中一片 die 上类似 x3d 那样，还是再挪稍微多一些，把一些逻辑也移动了。这就是实质的内容了。

在实质内容之外就是连带再捆上华为在微架构层面对长延迟操作等问题的工程优化解决方案的一套学术包装。这玩意与其包装成什么定律，不如老实说就是一套 know how 。

问题都是人尽皆知的经典问题，遗憾的是在经典没活硬整的概念名词堆砌和推流刷词条之外也没有看到什么新颖独到的解决方案。

哦对，也不是完全没有新颖独到的点，在晶体管密度的计算方面，那绝对是够创新了。amd 要是学走这一招，x3d 密度估计马上能拉爆 a14 了吧。

不谈创新，也不谈成本问题，仅工程思路肯定还是可行的，毕竟 tsv 产品都在消费端卖了几年了，也没见出啥大规模问题。

可能效表现那还得看产品实物。别意见领袖们吹一大堆，到消费者手上又是这不让拆那不让测。好东西捂着不让测试，那就显得太没自信了不是吗？

再说回创新，华为的块指令集 linxisa 理念听上去才是真不错，融合了一些学术方法和落地的现实考虑。不过现在除了开源一堆一股 gpt 味的仓库外，还在哪里发财呢？麒麟 2026 上能见到不？

知乎用户 谢丹 发表

胡言乱语。

摩尔定律最核心，是整个行业为此有统一步伐。类似一个大家遵守的时钟。

光刻机、EDA、spice 模型、成本估算、市场预期大家能同步。

掏定律，到底是个啥呢？

就是三年前的且听龙吟而已。

知乎用户 二分 发表

感觉不如玄戒 O3 03

知乎用户 小马 发表

我看了介绍，大约就是又一次鸿蒙 +4G > 5G。至于是不是又一次盘古大模型，我不好说。

注意哈，没有任何感情色彩，这些词儿都是某厂发布的原文，没有我自创的文字。

知乎用户 美国不会倒闭 发表

这岂不是说梁圣还有继续降价的空间。

真的是一路奔着人民币 token 体系去了

知乎用户 黑化许文彪 发表

中芯国际在业绩和指引都明牌的情况下，如果能在 150 以上坚持到年底，那我认为这概念不是纯炒作。

知乎用户 机智的苏先锋 发表

翻译：

坏消息，卷芯片制程，臣妾真的做不到哇

好消息，程序还有优化的空间

知乎用户 柠檬 man 发表

大侄子哭了😢

知乎用户 大灰爱大橙 发表

华为搞的鸿蒙智行真是立大功了，这两年针对华为的攻击基本都集中在车了，以至于花果山和大侄子们忘了华为其实大多数研发都在半导体领域。

知乎用户 Thoisoi 发表

从华为这个放卫星来看

EUV 光刻机暂时应该拜拜了，短期是做不出来了

而华为这技术到底行不行呢？

如果行，万事大吉

如果是吹牛的那就要成历史罪人了

以过往华为的尿性，我是不太相信他的

知乎用户 两节课 发表

这个问题下面有很多回答可以总结为一句话 “华为太坏了，大家要抵制它，他是怎么坏的呢？他在自己的发布会上吹牛逼！”

这已经是他们认为自己能找到的 “最大黑点”。

知乎用户 WindPixy​ 发表

国产 DUV 光刻机、国产 EUV 光刻机、光刻厂、等效 5NM 工艺、超越哄蒙 + 麒麟 9020＞骁龙 8 Gen3、盘古大模型、超越 H200 的生疼 910C……

华为有一个实现了的的吗？

且不论华为是 fabless，而且连晶圆都不能生产。假设中芯国际 N+2/+3 工艺目前只供应华为。

华为在半导体生产制造领域有什么成果吗？

如今又在说我们不能用先进工艺（国产 DUV/EUV 基本破产，生产不了 GAAFET 和更高级更复杂的晶体管器件），所以只能提升晶体管密度（实际上各家都在这么干，因为光源性质锁死了晶体管线宽）。

而现在真正的晶体管发展方向是调整器件结构（降低 CPU 电压同时更精准控制电压）、修改芯片内部布线、修改供电模式（背部供电）。

台积电、intel、三星都在做了。

所以华为这次又做了什么呢？

把行业共识用更玄乎的话 重新说了一遍吗？

现在按照华为美化过未审计的财报表示，华为投入一块钱只能获得大概三毛钱的收益，华为已经不是一家技术驱动的科技公司了，而是只能靠营销和给下游补贴的消费电子公司了。

简单来说，就是出于营销目的为了赢大声嚷嚷而已，装得好像华为还在费力研发，以试图再吹一吹自家的技术泡沫，再消费一遍人民对于民族复兴的希望。

对国内的半导体产业正面影响屁都没有，只能高度恶化国内那些没有声量没有支持的芯片企业都已经生路。

华为不死，中国难兴。

以上。

知乎用户 精神病院王主任 发表

帮我问问，光刻厂有消息了吗？

弯道超车，且听龙吟，提头来见？

过于先进，不便展示？

知乎用户 蕾塔尼亚胡 发表

米粉都说不懂啥意思，其实我也不是很懂什么蛟龙底盘？龙晶玻璃？龙凯架构？星辰通信？金沙江电池？泰坦合金？龙晶陶瓷？龙骨转轴？龙鳞纤维？澎湃秒冲？摩纳德架构？

知乎用户 ghost 发表

华为最强的还是吹牛逼

知乎用户 敖海阔 发表

《自从我们小米做芯片以后，中国的芯片产业是不是突飞猛进》？

知乎用户 秋元明​ 发表

看了论文有些震撼，太强了

我们计算晶体管密度一般是 1/cpp*ch，就是单位尺寸 / 单个 cell 的面积

华为这篇论文里把他换成了 2，因为他在一部分逻辑区域叠了一层上去。

这样就等效于别家 3 年的几何尺寸缩放进步了。

那怎么叠上去呢？你看现在手机的内存芯片就是叠在 SoC 芯片上面的，这也是叠层，为什么不这么算呢？因为叠层肯定要互联，互联就一定要能连，能连就一定要打洞，打洞就一定要多，多怎么弄呢？就是把洞的间隙做小

所以接着提到了一个领先台积电 3 年的 HB 技术

台积电目前量产最强的 HB Pitch 是 6μm

华为论文这个想法做到了＜2μm，提前达到了 SoIC+CoWoS 幻想自己能造出来的水平

那叠在一起打洞链接是为了什么呢？根据论文就是降低信号延迟，毕竟原来你在芯片上左边到右边很远，信号延迟很大，现在你叠起来了，上面到下面很近，就延迟小了，具体实践很复杂，还包括电容的变化，data/power/clock tree 什么都很复杂，但是

整个这里面的核心是把 die 上的信号扩散时延优化从之前体系化的研究拓展到了中文媒体和自媒体领域，培养了大量半导体专家，并且解决了 more than Moore 的中文翻译问题

虽然暂时没获取到是哪几百个芯片用了这么先进的技术和思路，也没理解为什么 Logic 区域叠 Logic 区域，特定 cell 走两遍 Metal 以及 HB 到另一个 die 的 Logic 的特定 cell 上在目前的技术条件和产品领域有工程价值，但是能提出这个想法的媒体化表达已经是伟大进步。

知乎用户 momo official 发表

没活儿了可以让大嘴开发布会咬打火机，

打火机觉得没意思就咬煤气罐

知乎用户 奇点​ 发表

累总又要累了。

当初玄界为啥非要去台积电代工？很简单第一是抢占 3nm 的认知，营销国产第一个 3nm 芯片的噱头。第二是充分利用台积电的制程优势，转化为芯片性能，弥补设计能力上的差距。

归根结底，不让中芯代工走自主可控路线就是为了占领国产芯片第一的大众认知山头，把华为从这个山头上赶下去。

说实话本来已经快成功了，国产光刻机迟迟出不来，华为也只能用阿斯麦的 duv 修修补补，多重曝光不计成本迭代，产量还受限。反观玄界这边，虽然 o1 闹了笑话，但是最起码稳步迭代，顶多三年，小米是一家优秀芯片公司的认知就会扎根在大众群体中。

只是没想到华为又折腾出自己的玩意了，这种底层技术的更新是普惠所有档位的芯片的，不同于制程的提升只能用在旗舰芯片上。华为这个不光是能提升旗舰芯片的性能，对于中低端芯片更是脱胎换骨。

一个破麒麟 8000 都能让华为畅享 90 Pro Max 大杀四方，以后的畅享 100 还需要再说吗？

可惜累总前期投入的几百亿，又要打水漂了。

知乎用户 握咪脱服 发表

想学英特尔的摩尔定律，配吗？东西做不出来，牛比先吹上了。

再说说这个什么沟皮掏定律，不就是 3D 堆叠吗？隔壁韩国玩烂的技术，你取个名字就是新东西了？你觉得别人为什么不在处理器芯片上用 3D 堆叠？你把一堆散热困难的芯片垂直堆在一起，你要造核弹啊？

笑死了，评论区闹盘灾了

知乎用户 哄蒙大帝 发表

不是越用越流畅吗？

性能都是打工仔需要的，大老板又不玩游戏。

这下新的芯片肯定性能提升巨大，可以跑分了吧。别提升了性能又说跑分没有用。

合着我发现了个学习方法，但是我又说考试无用。那我这个学习方法到底有没有用？

切听龙吟，提头来见

知乎用户 亚夏 发表

“基于该定律，华为过去六年已成功设计并量产了 381 款芯片。”

不懂就问，既然 6 年前就已经开始依据此定律搞研发并有了不少成果，为何 6 年后的现在突然包装成突破性技术开始宣传？

吓死了，就依据公布的新闻问了一句，直接炸了花粉窝，当场被被打成黑子，算我怕了，华为最牛，引领时代，且听龙吟还不行😂😂

知乎用户 我的小太阳 发表

且让它先吟叫一会

知乎用户 罗山久​​ 发表

我看了一下，理解起来其实不难，就是芯片为了提升效率，以前的路径是 “摩尔定律”，就是将晶体管做小，越小数目越多，芯片性能就越强。“韬定律” 就是将晶体管数据传递的时间缩短，从而提高工作效率，传的越快，芯片性能就越强。我建议别的公司也可以出一个定律，名字我都给起好了，就叫 “tou 定律”，也可以叫做 “掏定律”。列位你们说如何。

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好安静啊！是那些人因为看不懂吧。不过我也看不懂。

知乎用户 李青年 发表

继 ppt 造车后，又诞生了新概念 “ppt 造芯片”，填补了国内空白。

知乎用户 老王大哥 发表

每年某厂在 mate 系列旗舰机发布前，都有类似的突破传闻

23 年的且听龙吟

24 年的光刻厂

25 年的新凯来

26 年的韬定律…

…

新鲜出炉的 Fake news。

mimo 大模型适配了很多国产算力，阿里平头哥、百度昆仑芯、沐曦、燧原、天数智芯等

至于服务器，小米采购了浪潮的产品

至于什么精密空调就更可笑了，仅就华为的精密空调来说，一个贴牌美的，给自己卖的服务器做配套的空调而已

@湛卢的果糖 e

知乎用户 沙海狂鳄 发表

信不信，这技术就是新时代的华为 gpu-turbo。跟华为打交道太多了，太了解他们的德性了！

我来解释下华为为什么急着定义什么韬定律，因为华为前几代国产 soc 口碑崩坏，臭名远扬，现在发个新的技术概念，挽回口碑而已，本质还是垃圾技术。

华为做芯片被各种暴打，手机芯片不如苹果、高通、小米；算力卡芯片更是被英伟达，amd 打得见不着北。现在到 AI 时代，利润增长乏力，我看迟早没落。

知乎用户 薄墨无痕 发表

引言：一条没有 EUV 的突围路线

2026 年 5 月，华为在 ISCAS（国际电路与系统会议）上扔出了一套新理论——韬定律（τ-Scaling），顺便还带了一项叫” 逻辑折叠”（Logic Folding）的芯片架构技术。

科技圈很快炸了锅。大家最想问的是：没有 EUV 光刻机，被卡着脖子，华为怎么还能让芯片性能往上走？

这篇文章试着回答这个问题，以及围绕它产生的一系列延伸问题：逻辑折叠到底是什么？它和 AMD 的 X3D 有什么区别？工程上有哪些坑？

如果你对半导体是外行，别担心，文末有个” 小白扫盲”，用盖房子的比喻帮你快速理解芯片设计、制造、封测和设备之间的关系。

好，从头说起。

一、背景：摩尔定律跑不动了

要理解华为做了什么，首先要理解它面临的问题。

传统的摩尔定律，本质上是” 几何缩微”——把晶体管做得越来越小，在同样面积里塞进更多，性能就上去了。但这个路子现在遇到了大问题：

• 晶体管已经小到接近物理极限，再缩小漏电、发热都压不住
• 最先进的 EUV 光刻机被禁运，华为拿不到
• 麒麟 9030 Pro（2025 年）之后，华为发现自己的手机芯片进入了” 性能饱和区”

2023 年到 2025 年，华为的晶体管密度几乎停滞在 126 MTr/mm²（大约对应台积电 N7/N6 水平），频率也只在 2.6GHz 到 2.75GHz 之间原地踏步。

这不是华为一家的问题。2005 年左右，Dennard 缩放定律就已经失效了。这个定律说的是：晶体管缩小，电压等比降低，功耗密度保持不变。失效之后，虽然摩尔定律还在走，但单位面积的功耗密度开始上升。

这就引出了一个更残酷的概念——” 暗硅”。

什么是暗硅？

2009 年，加州大学伯克利分校的 Michael Taylor 团队首次提出了这个概念。

暗硅，就是芯片上永远无法同时点亮的晶体管。

Dennard 定律失效后，晶体管继续缩小，但电压没法再跟着降了。到 3nm 节点，超过 99% 的晶体管在任何时刻都得关着——不然热量会把芯片烧穿。

芯片设计师们的应对策略包括多核架构、DVFS 动态调频调压、时钟门控、异构计算、专用加速器等。但这些本质上都是” 权宜之计”——有晶体管，但不能用。

华为的处境更艰难。台积电可以继续做 3nm、2nm，而华为被限制在 7nm 级别。如果找不到新的突破口，产品性能就会被竞争对手远远甩开。

二、华为的” 换道” 思路：从” 摊煎饼” 变” 盖楼房”

华为给出的答案是：韬定律 + 逻辑折叠。

韬定律的核心

何庭波在论文中提出了一个观点：

摩尔定律本质上从来就不是关于几何的。更小的晶体管提升性能，是因为它们开关更快；更密的互连提升性能，是因为信号传输距离更短。空间缩微只是压缩时间的工具。

一旦认识到这一点，一个自然的重新框架就出现了：把时间本身作为优化的首要指标。

τ-Scaling 的核心是——用” 时间缩微” 替代” 几何缩微”。

传统芯片设计像摊煎饼，所有计算单元都平铺在硅片的二维平面上。信号要从 A 点传到 B 点，得在平面上跑很长的距离，这个传播时间就叫” 时延”。以前缩短时延只能靠晶体管做小、排更密。

华为的逻辑折叠技术，思路是把” 平房改楼房”：不改变晶体管本身的大小，而是把原本平铺的逻辑计算单元垂直堆叠成两层甚至多层，中间通过 TSV（硅通孔）技术打通。

这样，原本需要水平跑几百微米的信号路径，现在可以垂直” 跳楼” 几微米就到达。

就像城市从横向扩张变成建摩天大楼，地还是那块地，但能装的东西多了很多，而且楼内坐电梯比路上开车快得多。

跟 AMD 的 X3D 堆叠有什么不同？

AMD 的 X3D 技术（比如锐龙 7 9800X3D）也是 3D 堆叠，但它是在处理器上堆缓存（存储），相对简单。

华为的逻辑折叠是堆叠逻辑计算单元本身——也就是真正做运算的部分。技术难度和工程挑战都要大得多。业内形容是” 两块芯片粘在一起，但粘的是大脑，不是仓库”。

三、麒麟 2026 的实际数据

这是逻辑折叠的首次商业化落地（2026 年秋季发布，可能由 Mate 90 系列首发）。

作为对比：

• 台积电 N4（4nm）：170-190 MTr/mm²
• 台积电 N3（3nm）：270-290 MTr/mm²
• 三星 3nm：150-190 MTr/mm²

麒麟 2026 的 238 MTr/mm²，介于台积电 4nm 和 3nm 之间。加上华为自己的架构设计优化，实际体验有望接近台积电 3nm 水平。

用户能感知到什么？

1. 手机更快更流畅：CPU 首次突破 3GHz，日常应用、游戏、多任务处理都会有明显提升
2. 发热和续航改善：能效提升 41%，同样性能下更省电，发热更低
3. AI 能力增强：芯片算力密度提升，端侧 AI 响应更快

路线图

• 2026 年：238 MTr/mm²，3.1GHz（保守起步，只针对关键路径做折叠）
• 2027 年：已进入 Silicon 验证阶段
• 2031 年：400+ MTr/mm²，5.0GHz（等效台积电 1.4nm 水平）

何庭波的原话是：” 我们的解决方案走得通，走得远。”

四、工程实现有哪些难题？

逻辑折叠在工程上被称为” 比 AMD X3D 更难”，根本原因在于：存储不发热，逻辑会发热。当两块” 发热的大脑” 直接贴在一起，工程难度呈几何级数上升。

1. 散热：头等难题

这是逻辑折叠与存储堆叠最根本的区别。

具体难点：

• 功率密度翻倍：两层逻辑芯片堆叠后，单位面积的功耗密度可能增加 1.5-2 倍，热点温度可达 120°C 以上，远超常规芯片的 85°C 安全线
• 热耦合：上层芯片的热量会加热下层，下层又反作用于上层，形成正反馈热循环
• TSV 散热通道有限：虽然 TSV 本身能导热，但数量受信号走线约束，无法无限增加
• 微凸块 / 混合键合层是热瓶颈：键合界面导热系数远低于硅本身

华为可能的应对：只叠关键路径、热 TSV 导通、微流道液冷、让两层核心错峰跑。

2. 信号完整性与时钟同步

逻辑芯片的运算单元之间需要纳秒级甚至皮秒级的精确同步，这比存储芯片的读写操作苛刻得多。

问题的本质：3D 堆叠打破了芯片内部信号传输路径的物理连续性和环境统一性。信号每穿过一次 TSV / 键合界面，都会发生反射、延迟和畸变；两层芯片处于不同的温度、电压和应力环境中，时钟” 心跳” 无法天然对齐。

• 时钟树跨层：时钟信号要均匀同步到两层芯片上的所有触发器，任何 skew 都会直接导致计算错误
• 信号串扰：TSV 穿透硅片时，会在周围晶体管上引入应力场，改变其电学特性
• 时序收敛：传统 EDA 工具假设所有门都在一个平面上，现在需要在三维空间内做时序分析和优化
• 接口协议：两层逻辑之间需要全新的片上互连协议，带宽、延迟、功耗都要重新权衡

为什么 AMD X3D 没有这个问题？

AMD 的 X3D 是在 CPU 上面堆缓存。缓存有几个好特性：不自带时钟、功耗极低、接口简单。而华为的逻辑折叠是两层逻辑单元堆在一起，两层都在主动计算，都有自己的时钟网络，都在发热。两层之间需要实时数据交互。这就从” 一个大脑指挥一个仓库” 变成了” 两个大脑必须同步思考”——难度天壤之别。

3. 供电网络：IR 压降问题

给两层逻辑芯片稳定供电，就像给高楼供水——楼层越高，水压越低。

• IR Drop 累积：电流穿过 TSV、微凸块、键合层，每一层都有电阻，累积的电压降可能导致底层芯片供电不足
• 电源噪声耦合：两层逻辑同时开关时，电源网络上的噪声会相互耦合
• 去耦电容部署：需要在有限的三维空间内布置足够的去耦电容来平滑电源噪声

4. 热机械可靠性与良率

• 热膨胀系数失配：硅、铜、氧化层、键合材料在热胀冷缩时形变不同，反复热循环后会产生应力集中，导致微凸块开裂或分层
• 晶圆翘曲：超薄硅片在 TSV 刻蚀、键合后极易弯曲，影响后续对准
• 良率指数级衰减：如果是 wafer-to-wafer（W2W）键合，只要一层有一个缺陷点，整个堆叠就报废。两层都 95% 良率的 wafer，W2W 堆叠后良率可能只剩 90%，且无法做已知良品挑选

五、生产和封测的系统性挑战

逻辑折叠从晶圆到成品，需要经过 TSV 制造、晶圆减薄、键合封装、量测检测、测试验证五大环节。

1. TSV 制造：在硅片上打” 电梯井”

TSV（硅通孔）是 3D 堆叠的” 垂直电梯”，制造过程极为棘手：

2. 晶圆减薄：把” 厚砖块” 变成” 薄纸”

要将 775μm 厚的晶圆减薄到 100μm 甚至 50μm：

3. 混合键合：3D 堆叠的” 圣杯”

华为逻辑折叠大概率采用面对面混合键合，即 Cu-Cu 金属直连加 SiO2-SiO2 熔合。

主要挑战包括：表面平整度要求铜垫与介电层的高度差小于 1nm；清洁度要求超净间环境；对准精度要求 W2W 小于 50nm；退火温度需要 250-350°C；热膨胀系数失配需要在退火冷却过程中加以控制。

4. W2W vs D2W：路线选择

如果麒麟 2026 的上下两层 die 尺寸相同且良率较高，W2W 是成本优选；如果良率不够高，W2W 的复合良率惩罚是致命的。D2W 虽然慢，但可以只堆好 die，避免浪费昂贵的 logic die。

5. 良率管理：数学噩梦

3D 堆叠的良率不是加法，是乘法：

Ytotal=Ydie1×Ydie2×Ybonding×YTSVY_{total} = Y_{die1} \times Y_{die2} \times Y_{bonding} \times Y_{TSV}

假设单层逻辑 die 良率 90%，键合良率 95%，TSV 良率 99%，则最终良率 = 0.90 × 0.90 × 0.95 × 0.99 = 76%。这意味着 24% 的产品直接报废。

半导体行业的铁律——” 十倍法则”：缺陷发现得越晚，修正成本增加十倍。在 3D 堆叠中，一旦键合完成，几乎无法返工。

6. 测试验证

传统 2D 芯片所有 I/O 都在表面，探针可以直接接触。3D 堆叠芯片中间层的 I/O 被埋在内部，无法物理接触。

解决方案包括：IEEE 1838 标准定义 3D IC 的测试访问架构；BIST 在每层 die 内嵌入自测试电路；分阶段测试（键合前、键合中、键合后、老化测试）；片上温度 / 电压传感器实时监控运行状态；TSV 冗余设计；X 射线 / 超声波非破坏性检测。

六、产业链与国产替代

核心设备

逻辑折叠需要一条后摩尔时代的高端产线，核心设备如下：

TSV 刻蚀设备

CMP 设备

这是混合键合成功的决定性环节。

晶圆键合设备

晶圆减薄与处理设备

DISCO 是全球绝对龙头，主笼罩片机、研磨机、抛光机。迈为股份是国产替代 DISCO 的核心标的。

关键材料

CMP 抛光垫主要由 Dow、Cabot 供应，国内有鼎龙股份。临时键合胶有 Brewer Science、3M，国内有鼎龙股份、飞凯材料。TSV 铜电镀液有 Atotech、Dow，国内有上海新阳、天承科技。

散热材料

液态金属 TIM

湖南中材盛特是国家专精特新企业，液金导热系数超 70W/m·K，是苹果、索尼、富士康的供应商。江苏镓铟新材料专注半导体封装用高纯镓铟合金。苏州泰吉诺专做高端 TIM，液金导热片 Fil-LMS8000 为铟基合金。

石墨烯导热膜

常州富烯科技产能 90 万㎡/ 年，是华为、荣耀核心供应商。深瑞墨烯（贝特瑞子公司）产能 60 万㎡/ 年，服务华为、OPPO、一加、realme。

七、何庭波论文深度解读

何庭波的论文题为《A Time Scaling Theory for Multi-Layer Electronic Systems》，2026 年 5 月 25 日提交至中国科学院科技论文预发布平台。

核心命题

论文梳理了半导体行业” 契约” 的崩塌过程：

最关键的一句：”For organizations whose access to the most advanced lithography is constrained, the constraint became binding earlier and bears down more severely.”

τ-Scaling 的数学框架

τ=f(τtransistor,τcircuit,τchip,τsystem)\tau = f(\tau_{transistor}, \tau_{circuit}, \tau_{chip}, \tau_{system})

代际缩放规则：τt+1=τtα\tau_{t+1} = \frac{\tau_t}{\alpha}

其中α是应用特定的缩放因子：

• 功耗受限移动设备：α ≈ 1.3×/ 年
• 安全关键型自动驾驶系统：α ≈ 1.5×/ 年
• AI 工作负载：α 高达 10×/ 年

LogicFolding 的技术细节

“LogicFolding is a design methodology that partitions digital, analog, and memory circuits across vertically stacked active tiers to jointly optimize performance, power, and area following the time scaling principle.”

关键工艺参数（论文中首次披露）：

麒麟 2026 的实测数据

关键声明：”These gains were achieved at a fixed device node, obtained not through a new lithography step but through a topological reorganization of the spatial distribution of logic in three dimensions.”

AI 系统层面的τ缩放

论文还阐述了τ-Scaling 在 AI 数据中心中的应用：

开放挑战

何庭波明确列出了六大开放挑战：

1. EDA 工具链：需要τ-native toolchain——开放的、多物理场的、3D 原生的
2. 晶圆间工艺变异：键合的晶圆可能来自不同批次，晶圆间变异远大于晶圆内变异
3. 垂直互连开销：每个 hybrid bond 和 TSV 都有有限的 RC 代价
4. 能耗：τ is a time law, not a joule law.
5. 基准测试：需要τ-Profile 基准测试
6. 经济模型：产业链需要建立新的成本分摊机制

八、韬定律路线图意味着什么？

这张图描绘的是一条” 换道领跑” 的生存路线：

斜率的变化直接反映了这一策略的节奏——平台→跃升→缓爬→再跃升。它不是一条平滑的摩尔定律曲线，而是在制裁约束下的” 阶梯式突围” 路线图。

最大的受益者可能是：中国半导体产业。

台积电可以继续做 3nm/2nm，它的最优策略仍是工艺微缩为主。中国大陆晶圆厂被限制在 7nm 及以下，先进封装几乎是唯一可行的性能突围路径。τ-Scaling 提供了一套不需要 EUV 也能持续进步的方法论。

何庭波论文最后一句话的含义很深：

“The companies, research groups, and ecosystems that adopt τ as the primary objective in the next six to ten years will determine the shape of computing in the decade thereafter.”

谁能率先在” 非工艺路径” 上建立系统优势，谁就可能在后摩尔时代获得定义权。而华为，因为被制裁，恰恰是最早被迫走上这条路的公司之一。

附录：半导体行业小白扫盲

如果你对芯片设计、制造、封测、设备这些概念还有些模糊，下面用” 盖房子” 的比喻帮你快速理解半导体产业链。

1. 芯片设计——画” 设计图纸”

这是芯片诞生的第一步。工程师们决定这枚芯片要用来干什么，并用专门的软件（EDA 工具）画出极其精细的电路结构图。最终产出的是一套包含了数十亿甚至上百亿个晶体管连接关系的” 设计蓝图”。

就像建筑师和工程师设计出楼房的全部结构、水电布线图纸。

2. 芯片制造——按图” 盖房子”

这个环节就是常说的” 代工”。工厂拿到设计好的图纸，在纯净的硅片上，通过上千道复杂的工序，把图纸上的电路一层层地雕刻出来。制造完成后是一片晶圆，上面有成千上万个小格子，每个小格子就是一个独立的芯片裸片。

就像施工队拿着图纸，买来钢筋水泥，开始一砖一瓦地把楼房建造起来。

3. 封装与测试——” 装修” 和” 质检”

制造出来的芯片裸片非常脆弱，需要被封装起来。

封装是给裸片穿上保护壳，并连接出金属引脚，让它能方便地焊接到电路板上。测试是对封装好的芯片进行严格的功能和性能测试，筛掉不合格的产品。

就像楼房盖好后，要进行内部装修、通水通电、安装门窗，最后进行竣工验收。

4. 半导体设备——提供” 盖楼工具”

上面所有环节都需要用到极其精密的机器。半导体设备公司就是研发和销售这些” 工具” 的。

关键设备举例：

• 光刻机：像一台超级投影仪，把电路图投影到硅片上。这是最核心、最精密的设备之一。
• 刻蚀机：像一把纳米级的刻刀，把不需要的部分挖掉。
• 薄膜沉积设备：给硅片镀膜，增加新的材料层。

就像为施工队提供高精度的吊车、混凝土泵车、激光测绘仪等重型装备。

总结一下关系

芯片设计公司（如华为海思、高通）画好图纸，交给芯片制造厂（如台积电）去生产。制造厂需要向半导体设备公司（如 ASML、应用材料）购买最先进的光刻机等设备来建生产线。生产出来的晶圆再交给封测厂进行封装和测试，最终变成可用的芯片。

先进封装到底是做什么的？

传统封装是给每栋独立的房子装上围墙和门窗，通上水电。

先进封装不再满足于建独立平房，而是建造一个立体、高效、功能复合的摩天大楼。它关注的是如何让楼与楼之间有更宽、更近、更快的道路，共享水电燃气，并高效管理整个社区的交通和热环境。

先进封装的核心目标有三件事：

1. 做” 超密集的立体交通网”：在极短的距离内实现芯片间的高速互联
2. 做” 异构集成的城市规划”：把不同工艺、不同功能的芯片像乐高积木一样组合在一起
3. 做” 系统级的热管理和结构设计”：解决多个高性能芯片紧密堆叠后的散热和应力问题

结语

韬定律的本质很简单：当空间这条路走到头了，就换时间这条路。逻辑折叠就是在芯片上” 盖楼”，让信号不用横穿整个平面，直接” 跳楼” 几微米就到。

华为的逻辑折叠在工程上是一项系统性攻坚战。难度大概是这个意思：把两栋都在生火做饭的居民楼无缝粘在一起，让上下楼的水电暖气的压力完全正常，还要保证楼不歪、墙不裂、火灾能控。

它要求材料突破、设备突破、EDA 突破、架构突破、工艺突破，缺一不可。

何庭波说” 已经解决了关键工程问题”，说明华为至少已经全链条上跑通了工艺流程；但距离大规模量产所需的良率和成本目标，可能还需要一到两年的爬坡期。这也是麒麟 2026 初期可能仅旗舰机型搭载、且产能有限的核心原因。

但无论如何，这条路线已经证明了一件事：有竞争力的性能不再要求永久驻扎在光刻技术的最前沿。在被制裁的至暗时刻，这或许是国产半导体能看到的最亮的一束光。

本文内容基于公开资料和技术分析整理，部分数据引用自华为 ISCAS 2026 发布内容及何庭波论文《A Time Scaling Theory for Multi-Layer Electronic Systems》。

知乎用户 袁文睿 发表

看了论文，感觉宣传意义大于实际意义。

给了一个摆脱 EUV 的 “思路”，但怎么落地没有说，这让我瞬间想到了两年前的 “光刻厂”。

总之，谨慎看好。

最后，τ到底是什么，对应哪种物理量

知乎用户 狗爪子 发表

找 GPT 给论文翻译了一下，方便连论文都不想点开的大伙看（欢迎评论区纠错）。我不是什么专业的人士，我在意的是密度提升这么大的产品，Kirin 2026 和 27 已经到了 Silicon 阶段吗。

多层电子系统的时间缩放理论

原文题名： A Time Scaling Theory for Multi-Layer Electronic Systems
作者： Tingbo He
机构： Huawei
版本信息： ChinaXiv:202605.00224v1，2026-05-25 发布
译注： 本文为根据用户上传 PDF 制作的中文翻译 Markdown 版。少量公式因 PDF 文本抽取存在乱码，已结合页面渲染按原文排版含义整理为可读形式。

摘要

六十年来，摩尔定律所代表的几何缩放推动了半导体行业的发展。这个产业契约如今已经不再成立：单纯依靠尺寸缩小所带来的收益已经趋于平坦，领先工艺芯片的设计预算已经超过每颗十亿美元，而最先进节点上的单晶体管成本也不再下降。本文提出一种继任的缩放原则——τ 缩放。它不再把晶体管面积作为衡量进步的首要指标，而是把时间本身作为核心度量；在从开关晶体管到数据中心工作负载的十二个数量级跨度上，用一个特征时间常数 τ 作为统一的优化目标。

本文给出了两个生产规模的示范案例。在移动 SoC 上，LogicFolding 作为一种把数字、模拟和存储电路划分到垂直堆叠有源层上的方法，在固定器件节点下实现了晶体管密度阶跃式提升 55%，并带来了 41% 的功耗效率提升。在 AI 系统上，由具备内存语义的 Unified Bus 互连、近封装 Hi-ONE 光 I/O，以及从边缘到表面的 3D Folding 共同构成的协同设计栈，预计到 2035 年可带来超过 100 倍的硬件集成增长。本文更深层的主张是方法论上的：τ 缩放是 Dennard 缩放之后，第一个为整个计算栈建立共享优化目标的缩放原则。

导言

自 20 世纪 60 年代中期以来，半导体行业一直用纳米来衡量进步。每隔十八个月，晶体管会缩小，频率会上升，每个逻辑门的成本会下降。摩尔定律既是一条经验观察，也帮助建立了一种产业契约，整个计算栈都建立在这个契约之上。

但这个产业契约现在已经不再成立。超过 7 nm 节点以后，几何缩放不再带来历史上那样的红利。光刻设备正在接近图形化的物理极限，EUV 折旧主导了晶圆成本，单晶体管价格曲线已经趋于平坦——在某些情况下甚至反转。对于那些无法充分获得最先进光刻设备的组织来说，这一约束更早变成了硬约束，并且压力更加严峻。

因此，行业的核心问题已经发生变化。问题不再是 “晶体管还能继续缩小多少？”，而是 “应该缩放什么，又应该以什么目标来缩放？”

过去六年里，作者所在的华为半导体团队围绕这一问题，在移动 SoC、AI 加速器、系统互连和封装等方向上进行了硅片级探索。结论是，答案并不在另一个工艺节点，也不在另一种晶体管架构，而在于改变首要优化目标本身。本文认为，未来十年的电子系统演进不应由几何缩放主导，而应由时间缩放主导——也就是在从皮秒级晶体管开关到秒级数据中心工作负载响应的整个技术栈中，系统性地缩短一个共同的特征时间常数 τ。

下文将基于 2020 年 5 月至 2026 年 5 月间进入量产的 381 款芯片经验，把 τ 缩放作为一种科学方法论和产业路线图展开说明。

1. 几何时代的终结

在半导体行业的大部分历史中，它只有一个任务：把晶体管做得更小。Gordon Moore 在 1965 年提出的观察——晶体管密度大约每两年翻一番——在十年后得到了 Robert Dennard 缩放理论的补充。Dennard 缩放理论指出，电压和尺寸可以按比例缩小，从而维持恒定电场。几何缩放与 Dennard 缩放共同在近五十年中带来了单位功耗性能和单位成本性能的指数级提升。

这一格局分两个阶段瓦解。大约在 2005 年，Dennard 缩放首先失效：电压不再随特征尺寸按比例下降，暗硅时代随之开始。几何缩放持续得更久，它先后由 FinFET 和环绕栅 GAA 器件架构支撑。然而，在 7 nm 之后，单纯尺寸缩放的收益已经趋平。原因现在已经很清楚：速度饱和使本征延迟对沟道长度的依赖从二次关系降为线性关系；局部互连的寄生电阻和电容越来越主导标准单元的延迟预算；掩模成本、EUV 折旧和设计规则复杂度使 2 nm 节点上领先芯片的设计预算超过每颗十亿美元。

其经济后果同样不可回避。先进节点上的单晶体管成本已经趋于平坦，而在最前沿节点上，成本正在上升。支撑过去五十年的产业契约——每一代都能以更低成本获得更多晶体管——已经不再成立。

对于华为半导体来说，这一转变还叠加了另一个约束：无法充分获得最先进光刻设备。继续假设下一个工艺节点会解决问题，已经不再站得住脚。六年前，几何路线图进入平台期，迫使团队提出一个更根本的问题——回头看，整个行业最终也都必须面对这个问题。

2. 时间，而非空间：摩尔时代真正的货币

如果把摩尔定律对终端用户的本质影响抽象出来，它从来就不根本上是关于几何尺寸的。更小的晶体管提升系统性能，是因为它们开关更快。更密的互连提升性能，是因为信号经过的距离更短。更高的集成度提升性能，是因为数据跨越的边界更少。每一代技术本质上交付的是时间的减少：在器件层从皮秒到纳秒，在芯片层从纳秒到微秒，在系统层从微秒到秒。空间缩放只是压缩时间的工具。

一旦认识到这一点，一个显然的重新表述就出现了：应当把时间本身作为首要指标。可以在技术栈的每一层——晶体管、电路、芯片和系统——定义一个特征时间常数 τ，并把减少 τ 作为统一优化目标。于是，几何缩放不再是唯一方法，而只是降低 τ 的众多技术手段之一。

这一原则被称为 τ 缩放。本文提出，它应当成为几何摩尔缩放之后指导半导体演进的继任原则。形式上，τ 被看作一个分层结构，可分解为：

τ=f(τtransistor,τcircuit,τchip,τsystem) \tau = f(\tau_{\mathrm{transistor}},\tau_{\mathrm{circuit}},\tau_{\mathrm{chip}},\tau_{\mathrm{system}})

其中，τtransistor\tau_{\mathrm{transistor}}、τcircuit\tau_{\mathrm{circuit}}、τchip\tau_{\mathrm{chip}} 和 τsystem\tau_{\mathrm{system}} 分别代表晶体管层、电路层、芯片层和系统层的时间常数。每一层的 τ 都由其下层的 τ 加上该层引入的组织开销和通信开销共同构成。τ 的工作空间在时间上跨越约十二个数量级，从皮秒到秒；在空间上也有相当跨度，从纳米到公里。在每一层，都有不同机制可以降低 τ：

• 晶体管层： 关注本征开关延迟，可通过迁移率增强、应变工程、高 k / 金属栅、GAA 架构，以及越来越重要的局部互连寄生 R 和 C 降低来改善。如今局部互连寄生开销已经比本征渡越时间高出数倍。
• 电路层： 关注信号路径上的 RC 传播延迟，可通过低电阻率导体、低 k 介质来改善，而最关键的是通过垂直集成减少线长。
• 芯片层： 关注计算与存储访问延迟，可通过架构选择、流水线深度、存储层次结构和片上互连来改善。
• 系统层： 关注端到端消息与同步时间，可通过互连拓扑、协议栈和 fabric 设计来改善。

从这种分层表述中，可以得到一条有用的代际规则：

τn+1=τnα \tau_{n+1}=\frac{\tau_n}{\alpha}

其中缩放因子 α\alpha 不是普适常数，而是应用相关的。迄今为止的量产经验表明：对于受功耗约束的移动设备，α≈1.3×\alpha \approx 1.3\times/ 年；对于安全关键的自动驾驶系统，约为 1.5×1.5\times/ 年；对于 AI 工作负载可高达 10×10\times/ 年，因为吞吐量可以直接转化为经济价值。

τ 之所以能成为一个有用的首要指标，而不仅仅是对已有指标的重新命名，是因为它在整个技术栈中都是同一个指标。频率、延迟、带宽和吞吐量都在各自层面上受 τ 支配。工艺技术人员、电路设计者和系统架构师可以用相同单位讨论同一个量。τ 是实现端到端技术栈协同优化的语言；各层独立优化、把时序结果当作残余结果出现的时代已经结束。

3. LogicFolding：移动 SoC 的证明点

τ 缩放的第一个生产规模测试发生在移动领域。智能手机 SoC 是一个特殊场景：一个芯片基本上构成了整个系统。它不能依赖多插槽并行；也没有成千上万个节点构成的 fabric 来掩盖一条慢链路。交付给用户的所有性能都来自单个 die，并且受到几瓦功耗包络和手持设备形态所规定的热限制约束。

2020 年之后，在先进节点获取受限的情况下，实际问题变成了：在节点固定的前提下，如何继续在单个 die 上实现代际性能提升？

答案被称为 LogicFolding。

定义。 LogicFolding 是一种设计方法，它把数字、模拟和存储电路划分到垂直堆叠的有源层中，并按照时间缩放原则联合优化性能、功耗和面积。

数字电路分为组合逻辑和时序逻辑：组合逻辑是寄存器之间的布尔网络，时序逻辑是保存状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而关键路径延迟又由该路径上的互连 RC 和门级数量主导。传统优化把门放在平面内，并通过上方的金属层布线；线越长，寄生 RC 越大，关键路径越慢。

LogicFolding 放弃了平面假设。关键路径上的门被分布在两个，以及最终更多个，垂直堆叠的有源层上，并通过超细间距混合键合连接。从电路设计者的角度看，两个层表现为一个连续的 fabric，单元跨越晶圆边界分布，就像那只是额外的金属层。信号线显著变短，寄生 RC 急剧下降，时钟偏斜收紧，芯片能够在相同器件节点下以更高时钟频率运行。

为了让 LogicFolding 产生这些收益，有利的做法是保持混合键合间距与顶层金属间距之间的 “齿轮比” 较低——实践中大致低于 3，且越低越好。以今天约 720 nm 的顶层金属间距计算，这意味着混合键合间距应低于 2 μm；更理想的是齿轮比约为 1，此时键合界面处的 bird-cage 布线开销实际上会消失。要达到这一间距，同时满足所需的叠对精度（<0.5 μm）、TSV 缩放（CD 和 KOZ 小于 1.5 μm，间距小于 6 μm），以及在智能冗余下接近 100% 的良率，需要供应商和合作伙伴生态系统开展多年工艺开发。

在 Kirin 2026 上测得的结果是具体的：

• 晶体管密度在单代中从 155 MTr/mm² 阶跃式上升到 238 MTr/mm²。晶体管密度采用公式 2CPP×cellheight\frac{2}{CPP \times cell\ height} 计算；Kirin SoC 设计的面积利用率为 68%。这一提升幅度在过去通常需要三年几何缩放才能实现。
• SoC 性能核心的功耗效率提升了 41%，最大时钟频率提升近 13%。
• 在上下两层共同构建的高速全局片上网络数据路径，使数据路径占用面积降低 55%，并改善了供电稳定性。
• 一种硅后时钟偏斜调节方案独立贡献了超过 5% 的 SoC 性能提升。
• 在 SRAM 上，由于访问速度、每 bit 能耗和面积都强烈依赖 bit-line 和 word-line 长度，LogicFolding 缩短了关键路径，降低了每 bit 能耗，并使工作频率提升超过 40%。
• 在一个代表性处理核心上，双层折叠架构使时钟 buffer 数量减少超过 50%，时钟偏斜减少 25%，线长减少约 30%。

这些收益是在固定器件节点上实现的，不是通过新的光刻步骤获得，而是通过在三维空间中重新组织逻辑的空间分布获得。

Kirin 2026 中出货的 LogicFolding 实现是刻意保守的。混合键合间距达到 1.5 μm；TSV landing 只推进到低于顶层金属一级；folding 只选择性地应用在关键路径上，而不是应用于整个设计。即便如此，CPU 性能核心频率今年仍回到 3.1 GHz。

在未来十年里，LogicFolding 预计将从局部关键路径 folding 演进到全规模多层 folding——每个封装中有三层、四层乃至更多有源层。这将由更低温的混合键合推动，后者可以放松各层之间的热预算；同时，TSV landing 将从顶层金属向下迁移到 M6，从而释放超过 30% 的高层布线资源。从 2026 年到 2035 年，晶体管密度预计将向 400 MTr/mm² 及以上提升。

与此同时，LogicFolding 使 Kirin 能够显著提高 CPU 核心频率，并为走向 4 GHz 及以上铺平道路（见表 1）。该路线图是可行的，并且从成本角度看具备经济可行性。

表 1. Kirin CPU 性能核心工作频率趋势。

侧栏 A：LogicFolding 一览

• 混合键合间距：小于 2 μm（Kirin 2026 为 1.5 μm；目标齿轮比约为 1）
• 叠对精度：低于 0.5 μm
• TSV CD/KOZ：小于 1.5 μm；间距小于 6 μm；失效率 <100 ppm；修复率 99.9%
• 良率：在智能冗余下约为 100%
• 晶体管密度：单步从 155 提升到 238 MTr/mm²
• 功耗效率 / 频率增益（SoC P-core）：+41% / +13%
• SRAM 工作频率：+40% 以上
• 代表性核心上的时钟 buffer 数量 / 时钟偏斜 / 线长：-50% / -25% / -30%

4. 从皮秒到微秒：AI 数据中心中的 τ 缩放

一个自然的问题是，在毫瓦级智能手机场景中形成的原则，是否能够迁移到 AI 训练和推理所在的吉瓦级场景。AI 工作负载位于 τ 频谱的另一端：它不是单个芯片，而是数百乃至数千个芯片像一台机器一样工作；过去十年中，总计算能力增加了约六个数量级。

答案是肯定的——前提是把 τ 当作系统级目标，并且把它应用到整个链条，而不是只应用在单个加速器内部。

有两个事实塑造了 AI 场景中的 τ 论证。第一，AI 系统继续扩张：从一个芯片到几十个、几百个，并越来越多地走向数万个芯片。第二，现代 AI 系统的能量预算和材料预算由数据而不是计算主导。大型 AI 集群中超过 80% 的能量消耗在数据移动上；超过 70% 的系统成本分配给数据存储。其含义很直接：减少数据在传输中的时间——芯片之间、机柜之间、封装内部——至少和减少计算时间同样重要。

在 AI 规模上，τ 缩放通过三层协同实现：系统 fabric（Unified Bus）、近封装光引擎（Hi-ONE），以及封装本身的拓扑重组（3D Folding）。

4.1 Unified Bus：τ 优先的系统 fabric

传统的多节点、多加速器架构通过多层堆叠协议移动数据：到主机使用 PCIe，机箱内部使用 NVLink 或专有 fabric，机箱之间使用 Ethernet 或 InfiniBand，上层再叠加软件栈远程内存访问。每一层都意味着一次协议转换、额外的串行化、额外的 DMA buffer，以及进一步的握手。每次转换都会增加延迟、降低可靠性，并带来额外成本。

Unified Bus（UB）用一种单一协议替代了这个协议栈，这个协议在机箱内部和跨机箱范围内工作，是一种完全点对点的 fabric，并在整个系统中原生暴露内存语义。数据移动被简化为内存语义层上无需转换的点对点传输，并用硬件管理的一致性替代软件栈消息传递。

测得的收益大约是两个数量级：端到端远程访问延迟从 TCP/IP 类协议栈常见的几十微秒下降到约 100 ns——沿主导通信轴的系统 τ 降低约 500 倍。在机架尺度上，这使系统渐近接近一台具备 fabric 一致性的单机，内部称为 System-as-One-Chip。

4.2 Hi-ONE：封装处的光 I/O

一旦通信延迟被降低，下一个瓶颈就会转移。提高单个机架内芯片密度，会把功率密度和可靠性推过极限，也会把电 SerDes 推过极限。在每个 AI 芯片 400 Gb/s 的带宽下，铜缆仍然是成熟且可靠的。但在每芯片多 Tb/s 的情况下，铜就变得物理上不现实：SerDes 传输距离缩短，线缆体积过大，面板安装变得不可行，热和供电裕量被耗尽。

华为半导体开发的方法是 High-density Optical-interconnect-Node Engine，Hi-ONE，即高密度光互连节点引擎。它是一种近封装光引擎，每个模块提供 8 Tb/s，能够在单条光链路上匹配 AI 芯片的 UB 带宽。它把所需 SerDes 传输距离从约 100 cm 降低到约 5 cm，消除笨重线缆，并把传输距离从不到 1 米扩展到 100 米，从而使分布式、吉瓦级数据中心所需的高密度互连在物理上可实现。

Hi-ONE 背后的设计哲学本身就是一种 τ 缩放论证。它不采用用于高信号保真的重型 DSP，而是采用一种线性方案——增强模拟均衡的驱动器和跨阻放大器——并允许 UB 协议容忍有意放宽的误码率。这种协议层与物理层之间的跨层交易减少了功耗、成本和集成复杂度，也体现了 τ 优先方法所鼓励的跨层权衡。

4.3 N² 对 N 的困境，以及为什么 3D Folding 不可避免

AI 加速器不会止步于 2.5D fan-out 的最深层原因是几何性的。这个原因值得明确说明，因为它决定了 2030 年之后的路线图。

在传统 2.5D AI 芯片中，逻辑 die 位于封装中心，HBM 堆栈和 SerDes 排列在边缘，电压调节器围绕封装。每个存储信号、每个互连信号，以及每一安培供电电流，都必须穿过 die 的边缘才能到达内部计算资源。如果 die 的边长为 N，那么：

• 计算能力按 N2N^2 缩放，即按面积缩放；
• 但内存带宽、互连和供电能力都由沿边缘的 2.5D fan-out 承载，只能按 NN 缩放，即按周长缩放。

这条二次曲线与线性曲线之间不断扩大的差距构成了 fan-out 困境。无论底层逻辑节点多么激进，这一困境都会导致 2.5D 缩放停滞。没有任何晶体管级改进能够弥补一个拓扑缺陷。

3D Folding 通过把原本受边缘约束的资源迁移到表面来解决这一困境。供电（通过背面供电和集成电压调节器）、高速存储（通过与逻辑混合键合）和光 I/O（通过近封装 Hi-ONE）都从周边迁移到垂直表面；一旦它们位于表面上，就可以按 N2N^2 缩放，从而匹配计算的二次增长速度。此时，封装不再是一个被内存和 SerDes 周边带围绕的逻辑 die，而是一个垂直集成堆栈，其中内存、fabric、供电和逻辑共同缩放。

该路线图把这一演进放在明确时间线上。大约到 2030 年以前，AI 加速器，包括 Ascend SuperPoD 产品线中的 2025 年 Ascend 910C、2026 年 Ascend 950，以及随后到来的 990，将依赖一组成熟技术：chiplet、2.5D fan-out，以及通过 micro-bump 和标准间距混合键合实现的 3D 堆叠。大约在 2030 年，Ascend 990 将把 LogicFolding 引入 AI 加速器类别；从那以后，3D Folding 将成为到 2035 年承载 α 的主要方式。沿着这条路径，到 2035 年硬件集成预计将增长超过 100 倍，τ 的降低将分布在整个技术栈的每一层，而不是集中在器件层。

侧栏 B：AI 系统尺度下的 τ

• UB 远程访问延迟：几十微秒量级 → 约 100 ns（约 500 倍 τ 降低）
• HiONE 每模块带宽：8 Tb/s（匹配每芯片 UB 带宽）
• HiONE SerDes 距离：约 100 cm → 约 5 cm；面板到面板距离： m → 100 m
• Fan-out 困境：计算 ∝N2\propto N^2，而受周边约束的带宽 / I/O / 供电 ∝N\propto N
• 3D Folding：把带宽、光 I/O 和供电从边缘迁移到表面，恢复 N2N^2 对等性
• 2026 → 2035 年预计硬件集成增长：>100 倍

5. 逻辑与存储：从解耦到重新融合

τ 缩放的一个含义值得单独讨论，因为它的后果既是产业性的，也是技术性的。

在 8086 时代，行业通过标准化内存总线有意把处理器和内存解耦。这种解耦使两个产业能够独立缩放：处理器性能沿着摩尔曲线快速前进，而存储厂商则在其旁边发展出一个庞大而独立的市场。

AI 时代正在逆转这种解耦。计算密度持续扩张，正在把内存带宽、延迟、功耗和封装推向极限。HBM、混合键合和 3D 堆叠 SRAM 都是同一个底层事实的表现：对于现代 AI 工作负载，数据移动与计算本身一样关键，逻辑与存储再次被推向紧密的物理集成。随着二者融合，供应链中的影响力平衡正在向存储和封装厂商转移。

技术方向是明确的，但经济上的解决方案尚未确定。AI 硬件时代的持久成功将属于那些能够在技术上融合逻辑与存储，并建立一种经济合作关系、使两个产业能够长期共享融合收益的参与者。这不仅是一个研究问题，也是未来十年行业必须处理的结构性问题。通过把每一次分离所产生的跨层成本显性化，τ 缩放确保这个问题不能被继续推迟。

6. 开放挑战

把 τ 缩放描述为一个已经完成的体系会产生误导。仍有若干实质性问题尚未解决。这里列出这些问题，既是为了突出正在进行的工作，也是为了邀请合作。

工具链与方法学。 当今 EDA 诞生于这样一个时代：面积、时序和功耗作为三个独立坐标被优化，而系统 τ 只是一个残余结果。全规模 LogicFolding 要求工具链把多个堆叠 die 当作一个连续设计实体来处理：在单元粒度而不是模块粒度划分逻辑，在统一成本函数下跨整个体积布图，并在跨 die 路径上完成时序收敛。在这些路径中，垂直互连寄生、KOZ 排除区和晶圆间工艺变化以传统 2D 工具无法充分处理的方式相互作用。初步的内部工具已经开发出来并产生了有用结果，方法学细节将在未来数月发布。一个 τ 原生的工具链——开放、多物理场、3D 原生——是未来十年最重要的使能投资。

晶圆间工艺变化。 LogicFolding 会键合可能来自不同批次的晶圆，在某些情况下甚至来自不同节点。晶圆间的 Vth、驱动电流和互连 RC 变化显著大于晶圆内变化，并且最严重地影响时钟分布和 hold-time margin。智能冗余、自适应补偿和 τ 感知 signoff 流程是必要的应对组成部分。

垂直互连开销。 每个混合键合点和每个 TSV 都会带来有限的电阻与电容惩罚，TSV KOZ 还会挤占标准单元。因此，LogicFolding 必须逐层通过一个简单不等式来证明其合理性：

τbenefit(effectivesiliconarea+wirelengthreduction)>τpenalty(verticalinterconnectRC) \tau_{\mathrm{benefit}}(\mathrm{effective\ silicon\ area} + \mathrm{wire\ length\ reduction}) > \tau_{\mathrm{penalty}}(\mathrm{vertical\ interconnect\ RC})

对于移动关键路径和存储器来说，这一阈值已经被跨越；但该阈值是工作负载相关的，并且随着键合间距缩小，边界还会移动。

能量。 τ 是时间规律，不是焦耳规律。一个速度提高 10 倍但功耗也提高 10 倍的超节点并不违反缩放原则，却会超过电网容量。因此，τ 缩放需要一个能量伴随原则：消除协议栈开销的内存语义 fabric、把每 bit 皮焦能耗降低几个数量级的近封装 / 共封装光学、背面供电、存内 / 近存计算，以及把 τ headroom 有纪律地换回功耗的实践，即数据中心尺度的 DVFS——这与智能手机电池寿命得以延长的机制相同。重要的是，当 τ headroom 被分配到这一方向时，它本身就提供了能量 headroom。

基准测试。 当前行业性能基准，如 Linpack、MLPerf、SPEC，是为每个工作负载只需一个标量就足够的时代设计的。一个 τ 缩放行业需要 τ-profile 基准：这些向量能够暴露系统每一层的主导 τ，以及该层剩余的 headroom。按照定义，主导 τ 所在的层，就是下一步投资所在的层。

7. 六年回顾，十年展望

从 2020 年 5 月到 2026 年 5 月，华为半导体设计并量产了 381 款芯片，覆盖移动、AI、汽车、工业和基础设施市场。在这一产品组合中，τ 缩放论点经受住了检验：

• 在器件和电路层，晶体管密度已从 155 MTr/mm² 朝 2031 年的 400+ MTr/mm² 提升。
• 在芯片层，LogicFolding 在一款领先移动 SoC 上证明，在固定器件节点下，关键路径频率、功耗效率和密度仍能继续提升。
• 在系统层，Unified Bus 和 Hi-ONE 证明，数百微秒量级的通信 τ 可以压缩到数百纳秒，并且多机架 AI 集群可以像一台一致性机器一样运行。
• 展望未来，到 2029 年，CPU 性能核心频率预计将走向 4 GHz 及以上；Kirin SoC 在典型使用中的效率预计将在三到五年内提高到两倍以上；AI 硬件集成预计到 2035 年增长超过 100 倍。

超越任何单个产品，更深层的主张是方法论上的。τ 缩放是 Dennard 缩放之后，第一个为整个技术栈提供共享优化目标的缩放原则。它向工艺技术人员、电路设计者、架构师、系统工程师和软件团队发出信号：这些群体现在正在以相同单位优化同一个量；任何单层改进都必须传导到系统 τ 上才算有效。它也向产业战略制定者和资本配置者表明：下一笔资金应当跟随 τ，而不是跟随节点；竞争性性能不再要求永远驻留在最先进光刻节点上，封装、内存带宽和 fabric 设计现在拥有了过去只有领先逻辑节点才具备的战略权重。

对于一代把 “摩尔定律” 等同于 “进步” 的工程师来说，这是一场困难的转变。几何时代事实上已经结束；否认这一事实不是可行策略。通过微缩实现加速的时代，正在让位于通过多层电子系统中的 τ 优化实现加速的时代。在未来六到十年中，把 τ 作为首要目标的公司、研究群体和生态系统，将决定之后十年计算的形态。

未来十年的工作范围已经清晰。许多开放问题仍然存在，没有任何一个组织能够独自解决这些问题——工具链、标准、基准测试、器件物理和经济模型都需要超越单个公司的贡献。因此，本文既是来自一线的报告，也是一份邀请。

前方路线艰巨，但方向明确。

作者

Tingbo He 领导华为的半导体业务。她领导的团队在 2020 年至 2026 年期间，面向移动、AI、汽车和基础设施市场设计并量产了 381 款芯片，也是本文所述 τ 缩放方法论以及 LogicFolding、UnifiedBus 和 Hi-ONE 技术的来源。

致谢

本文观点建立在华为半导体及其代工、设备、EDA 和系统合作伙伴生态中数千名工程师六年来工作的基础上。作者感谢客户的耐心，正是这种耐心使这些工作成为可能。

延伸阅读

1. G. E. Moore, “Cramming more components onto integrated circuits,” Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965；重印于 Proc. IEEE, vol. 86, no. 1, Jan. 1998。
2. R. H. Dennard et al., “Design of ion-implanted MOSFETs with very small physical dimensions,” IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974。
3. J. L. Hennessy and D. A. Patterson, “A new golden age for computer architecture,” Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019。
4. M. Horowitz, “Computing’s energy problem (and what we can do about it),” ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014。
5. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023⁄2024 update。
6. P. Batude et al., “3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS,” IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015。

知乎用户 呵呵 发表

华为不发新产品了，改发新定律

（原创 一棵青木 一棵青木 远方青木 ）

企业发布新产品的事情见过很多了，但企业发布新定律的事情我还是头一回见。

2026 年 5 月 25 日，华为正式发布了韬（τ）定律，提出以 “时间微缩” 替代 “几何微缩” 的研发思想，颠覆了芯片行业的发展理念，是中国在全球半导体领域首次提出指导产业发展的新原则。

这个定律的威力之大足以颠覆摩尔定律，西方的芯片企业不管愿不愿意，未来都必须得跟随，也必须这么搞，沿着这条技术路线进行研发。

根据华为这次公开宣布的数据，其准备在今年秋季，也就是几个月后发布的新款手机，其芯片的晶体管等效密度将达到 238 MTr / 平方毫米，约等于台积电 3 纳米的工艺水平。

同时华为还公布了基于韬（τ）定律的长期技术路线图，预计到 2031 年可以把芯片的晶体管密度达到等效于 1.4 纳米制程的水平。

这一消息由华为公布，人民日报确认并全国通告。

华为究竟是怎么做到的？韬（τ）定律和摩尔定律有何不同？到底什么是 “时间微缩”，和传统的芯片堆叠技术有何不同？

相关资料极其复杂，专业术语一箩筐，我看了头发晕，挨个去查术语都是啥意思，啃了好长时间终于弄明白了，现在转化一下，用最直白易懂的语言告诉大家到底是咋回事。

传统芯片研发遵循的是摩尔定律，大概意思就是在一张固定大小的纸上画画，用越来越细的笔去画，就可以画出越来越复杂的图案，承载越来越多的信息。

从几百纳米的制程到几十纳米，再到几纳米，芯片的进化实际上就是制程的进化，也就是不断追求更细的笔尖。

但摩尔定律已经到了物理极限，因为到了 2 纳米以下节点时量子隧穿就会开始发威，电子开始不断无规则的 “穿墙”，引发芯片内部漏电，导致芯片失去稳定。

其物理临界点是 1.5 纳米，当晶体管和晶体管之间的绝缘层小于 1.5 纳米的时候，电子会直接大规模穿墙，致使芯片报废。

而华为这次提出的，是在 2031 年推出等效于 1.4 纳米制程的芯片，也就是说突破了摩尔定律的理论物理极限 1.5 纳米，卡着这个理论上不可能突破的临界点去突破的。

怎么做到的？

以一张纸为例，上面写满了字，每一个字就是一个晶体管，传统芯片的做法是把字写的越来越小，只要能写出更小的字，那这张纸上就可以放下更多的信息。

而堆叠芯片的做法就是把两张纸黏在一起，这样可以在字体大小没有变化的情况下，承载的信息量也翻倍，但代价是体积翻倍，功耗翻倍，成本翻倍。

而韬（τ）定律的意思，是我们发现系统的运行是靠这张纸里面不同字之间的信息交换产生的，但字 A 和字 B 的位置可能会距离很远，通过很长的线路进行链接，通过这些线路进行信息交换的时候，会产生很大的时间延迟以及很大的能量损耗。

如果我们把这里面损耗给减少，那就等于提升了芯片的计算效率，从效果上来说比用更小的字计算速度还要快，同时功率不变甚至更低。

这个就是用 “时间微缩” 去替代“几何微缩”，所谓时间微缩就是把晶体管和晶体管之间链接通道损耗的时间给减少，也就是“微缩”，去替代单纯减少晶体管体积以便于塞下更多晶体管的做法。

实现 “时间微缩” 的手法，极其复杂，形象比喻的话，大概意思就是我们可以把这张纸给折叠起来，大幅降低晶体管 A 到晶体管 B 之间的物理距离，把芯片从一个 2D 理念变成 3D 理念，类似于科幻小说里说的空间折叠从而星际穿梭大幅减少距离的思路，只是现实中我们无法实现，但在芯片这个微观领域可以通过一系列的手法变相实现。

根据华为自己公布的技术路径图，2026 年会完成对折 1 次（双层），计算效率提升 53.5%。2029 年会完成对折 1.5 次（关键路径三层），计算效率提升 120%。2031 年会完成对折 2 次（四层），计算效率提升 200%，达到等效 1.4 纳米的水平。

之所以折叠 1 次之后，计算效率不是翻倍而是只提升了 53.5%，那是因为华为没有把整张纸全部对折，而是只对折了关键部分或者说目前有能力对折的部分，从而保证折叠后不会把 “字” 给折坏，所以留了很多空白（冗余设计）没有对折，等以后技术更强了再慢慢想办法弄。

传统芯片中，70% 以上的面积和 80% 以上的功耗都浪费在了互连线上而不是晶体管本身，所以华为这套理念的技术可挖掘空间是非常大的，在 “后摩尔时代” 为芯片技术的再度进化打开了一条新路，以前从未有人走过的路。

为什么说欧美芯片公司一定会跟随这条技术路线？

因为华为的这个韬（τ）定律，对芯片制程是没有限制的，不管什么芯片制程都可以用，华为提出的要在 2031 年实现等效 1.4 纳米的芯片，意思是哪怕中国的芯片制程还停留在目前的水平，华为也能单纯依靠 “对折” 芯片的手法把等效 1.4 纳米的芯片给搞出来。

但如果在这个过程里，中国的芯片制程出现了提升，“对折” 的纸张上写的字更小更密了，那这个对折技术依然可以用，而且理所当然的会拥有更高的计算效率，也就是说可以更快的研发出 1.4 纳米芯片，或者到时候我们能研发出等效 1 纳米甚至零点几纳米的芯片。

对于欧美芯片厂商来说，这个道理也是一样的，他们利用现有的先进光刻机，如果采用了华为的技术，可以在目前的基础上大幅提升芯片性能，不仅能直接打破 1.5 纳米的物理极限，甚至搞出 0.5 纳米的芯片都有可能。

所以欧美芯片厂商是肯定会跟随这一技术路线的，哪怕只是为了自己赚钱都肯定要跟随，必跟，不可能不跟。

如果欧美芯片厂商这么做了，那很显然对其非常有利，那我们为什么要告诉他们这件事，这不是 “泄密” 或者 “资敌” 么？

不，公开告知这是阳谋。

因为华为这么干已经好多年了，不是今年才想起来这么干的，以前双方的技术差距很大的时候我们确实是保密的，以防欧美厂商发现后突然警醒，导致我们拉进技术差距的努力作废。

但现在我们经过评估后，认为公开告诉也没事了，同时可以把这个事情作为阳谋来迫使欧美芯片厂商改变研发方向。

华为提出的这个韬（τ）定律，只是大概说了一个思路，业内人一听就知道是行得通的，但具体怎么做，要怎么设计才能把 “纸” 给顺利对折还不出事，那华为是没有说的，一切都需要欧美芯片厂商从头研发，把华为过去七八年走过的路给重新走一遍。

传统芯片制程已经接近极限，华为这套办法是目前欧美芯片厂商唯一还能继续提升芯片能力的办法，所以欧美芯片厂商必须跟。

但跟，就要掏钱去研发，不仅要把华为过去七八年研发吃过苦全部吃一遍，而且还要吃更多，因为在这条路上华为早就申请了大量的专利，把自己的研究成果都固化了，竖起了一座座专利墙。

华为当初走这条路的时候，这条路是没人的，是空的，只要找到一条能走的路就可以前行。

但欧美芯片厂商现在如果还想走这条路，那华为走过的路就都不能走了，需要自己重新找一条路，绕开华为的专利墙之后才能走。

很明显难度要激增几倍不止，因为最好走的那条路肯定已经被华为走过了。

不想走那么弯的路，或者找不到新路绕不过去，那就只能来找华为谈专利授权了，付费，然后华为拿到这些钱后就拥有了更强的研发力量和更快的研发速度。

而且欧美芯片厂商一旦把大量的资金拿去研发这个 “时间微缩” 技术，或者拿出钱去购买华为的专利授权，那本来用于芯片研发的资金就变少了，技术再进化的速度就变慢了。

那在芯片制程领域，中美之间拉进的所需的时间就会迅速缩短，因为我们还是原速进步，但欧美变慢了。

这是阳谋，但欧美芯片厂商必须这么做，因为这么做最符合欧美芯片厂商自己的利益，如果他们不这么做而 “友商” 这么做了，那他们自己就会被淘汰，毕竟欧美芯片厂商可不止一家。

在这个过程中，中国国产芯片制程的每一次进步，都会导致华为芯片实力的暴增，因为华为的那套对折技术和芯片制程属于平行的技术进化路线，而且双方的威力是可以叠加的，且计算效率的提升是乘法叠加不是加法叠加。如果对折提升 1 倍能力，制程提升 1 倍能力，那最后出来的芯片能力提升的不是 2 倍，而是 4 倍，非常恐怖。

华为现在放出这个韬（τ）定律的信息，是明着要求欧美芯片厂商改变自己的技术研发路线，重新调整研发资金的分配比例，减少对芯片制程的研发投入，同时准备好向华为缴纳专利费，而且还非常确定欧美芯片厂商会不得不这么干，没有第二条路可以选择。

未来如果大家都走这条 “对折” 技术路线的话，那中美的芯片厂商可就不是站在同一起跑线了，因为在这个领域双方拼的是纯工程研发实力，没有任何光刻机的限制，然后中国已经领跑了七八年，积攒了大量经验和研发工具以及成熟团队，同时还在这条路上埋了一堆专利墙。

中国当年追赶欧美芯片技术的时候有多难，现在欧美在这条新路上追赶中国就会有多难，芯片领域的先发优势大的离谱，把所有行业都算上都可以称得上是最大的那个了。

中国一开始不说，默默先跑了七八年，觉得差不多了，先发优势已经完全稳固了，专利墙数量也足够多了，然后才说的，因为现在说不仅不会让欧美厂商有反超的可能，还可以通过收取专利费让自己跑的更快。

把以上这些再浓缩成更精炼的信息，那就是这次华为这次通过国家级平台对外公布了一个事情，就是今年秋天时候，华为的新手机 MATE90 搭载的国产芯片，其计算效率约等于 3 纳米芯片，且功耗也类似。

计算效率约等于 3 纳米芯片，功耗也约等于 3 纳米芯片，那这就是 3 纳米芯片。

要检测也非常简单，甚至都不用专业工具，因为现在很多手机游戏设计的极其吃芯片性能，没有 3 纳米芯片根本开不满特效的手机游戏一大把。

到时候把所有特效都打开，不卡顿那就是 3 纳米，玩起来不发烫那就是功耗也类似，鉴定方法就这么简单。

而且正式发布的时间只有三四个月了，也就是说今天这个时间上，样机甚至首批量产芯片都早已经生产出来了，不然根本来不及秋季发布。

而首批量产芯片也肯定是已经被国家核实过确实有等效 3 纳米的相关水平了，国家才会发布华为 2031 年能发布等效 1.4 纳米芯片的新闻，这种事可不能开玩笑的，不可能说一家企业自己说什么然后央视就报什么，至少得有个差不多才能报。

同时根据中国的 “国家传统” 以及华为过去的“历史行为”，虽然华为说是 2029 年出二代产品，2031 年出三代产品，但实际上基本都会更早，一般都会预留充分的时间以防万一。

虽然打天津大家内部研究后都觉得只要 30 个小时，实际上也只花了 29 个小时，但与会同志一致认为如果要对外报，那还是要报 3 天的，也只愿意在 3 天这个数字上签字。

知乎用户 桦鸢 发表

摩尔定律是 “把路修的越来越细，加快红绿灯，车子也越来越小”

如此堵车也越来越严重；

这个 “韬定律”：路快修到极限了，我们搞立体城市；

国际大厂都在做，这是城市立体化趋势

而你为直接把一种工程路线哲学，提升到可严格预测、数学化、行业长期成立的定律，那作为工程师同学就要警惕了，必是你为的老毛病又犯了：

1. 用宏大叙事替代技术细节

2. 用营销词汇覆盖已有概念

3. 把 “工程路线” 包装成“科学突破”

这行业，ppt 没有意义，良率才是真理。

且听龙吟。

知乎用户 哈贝达斯 发表

不是，咱就说，这种新闻就别请杭州亚序了行不行？

离了杭州亚序就不能生活了吗？

看完了论文，其中里面真正和芯片生产有关的就是这个 LogicFolding。论文原文在这里：

ChinaRxiv

其他相比芯片生产，都是更宏观的东西，通过技术手段和优化，提升整体效率。

当然这方面华为是很有实力的，比在芯片领域优势大多了。而且现在 AI 时代，这反而是限制整体效率的重要瓶颈，这个还是挺重要的。

问题是这个 LogicFolding，不还是空间折叠吗？

依然是用的多层堆叠的技术，其实和 3D NAND 之类的思路是一样的，只是它堆叠的东西，会更多一些。

以及优化的整体思路，是τ优先。

但是这东西，真说不上真的颠覆和技术新突破，3D NAND、HBM、SoIC、Foveros、啥啥啥的也都是在这条路上走的，现在华为又在上面盖了一层。

只能说在一条路堵住的情况下，在另外一条路上向前走了一步。

我给大家翻译一下这东西到底是啥：

华为：我整合了当前空间折叠的思想和路线，重新发明了空间折叠，我们以后就不叫它空间折叠了，给它重命名为时间折叠，并叫它τ定律。

嗯，这很华为。

但是这并非没啥意义，它的意义就是：

中国芯片厂商第一次公开发布五年线路图。

咋说呢，这也很华为……

至少看起来像个正儿八经的芯片设计厂商了。

……

以及，我发现，很多在这下面写回答的人，沸腾的人，都看不懂论文。

这东西不是说现在才开始有的，华为从自己开始开发芯片开始，特别是从断了高制程开始，生产的所有芯片，都是这条线上的。

用个普通人更容易理解的东西来说明它的意义：

韬（τ）定律是华为设计芯片的中心指导思想。

或者说

在长期设计和生产芯片的过程中，华为逐渐形成了属于自己的芯片设计思想，韬（τ）定律。

清楚了吧。

这个论文只是综述性质的，没透露太多的技术细节，这个韬（τ）定律在我看来，也是政治意义大于技术意义，应该是搭配国家的十五五规划之类的东西。

总的来说，是配合国家抢话语权的，你弄摩尔定律，我弄韬（τ）定律。

属于文科生发威，和真正的技术突破关系不太大。

最后，容我非常不怕被骂的说一句：

华为终于把遥遥领先和重新发明的坏风气，从数码圈带进半导体行业了……（小字，不敢大字，应该没人看到这里吧……）

知乎用户 姜山​ 发表

午休时间，上论文和 AI 解读吧。

论文原链接：https://chinaxiv.org/abs/202605.00224

一、整体背景

1. 几何时代终结：半导体行业长久依赖几何缩小，但随着工艺节点突破 7nm，仅靠尺寸缩小带来的收益已趋平，且光刻技术接近物理极限，成本和设计预算激增。

2. 时间而非空间：τ尺度以时间常数τ为统一优化目标，涵盖从晶体管到数据中心的 12 个数量级的时间和空间范围，频率、延迟等指标皆受其支配，实现跨层协同优化。

3. LogicFolding 方法：在移动设备领域，采用 LogicFolding 技术将数字、模拟和存储电路分布在垂直堆叠的有源层，提升晶体管密度和能效，且未来有望进一步发展。

4. AI 数据中心应用：在 AI 系统中，通过统一总线、高密度光学 I/O 和 3D 折叠技术，减少数据传输时间，提升硬件集成，降低能耗与成本。

5. 面临的挑战：τ尺度面临 EDA 工具链、晶圆级工艺变异、垂直互连过头负担、能效和基准测试等方面的挑战。

6. 未来展望：未来十年，行业应聚焦τ优化，封装、内存带宽和互连设计将更具战略意义，计算频率和能效有望提升，AI 硬件集成度大幅增长。

二、论文核心要点

问题 1: 为什么摩尔定律的几何缩放不再适用？

解答: 摩尔定律的几何缩放不再适用，主要因为随着晶体管尺寸缩小到 7nm 以下，继续缩小的收益下降， lithography 工具接近物理极限，EUV 折旧占晶圆成本大，且每晶体管价格曲线趋于平缓甚至逆转，同时高阶芯片的设计预算已超十亿美元，经济上不可持续。

问题 2: 什么是τ缩放，它如何成为电子系统发展的新指导原则？

解答: τ缩放是以时间常数τ为核心优化目标的新原则，涵盖从晶体管（皮秒级）到数据中心（秒级）的十二个数量级。通过在不同层级（如晶体管、电路、芯片、系统）采用特定机制减少τ，实现性能提升，取代传统的几何缩放，促进全栈协同优化。

问题 3: LogicFolding 技术在移动 SoC 上的具体成效如何？

解答: LogicFolding 技术在移动 SoC 上实现了晶体管密度从 155 提升至 238 MTr/mm²，提高了 41% 的性能核心能效和 13% 的最大时钟频率，同时减少了 55% 的高速全局网络芯片数据路径足迹。

三、脑图

知乎用户 针叶树 发表

终于知道前几天为什么访问上海华为的芯片研究了 ，任总露面，但是视频在实验室门口，现在终于结果已经出来了。

知乎用户 龙天 发表

今年就能达到 3 纳米了，这也太夸张了。也太容易了。作为华为的竞争对手，只能说我操。也太狠了，留条活路吧。

中美科技战结束了，中国差不多提前 5 年搞定了三纳米芯片。

知乎用户 舍逆取顺 发表

重大科技突破，爆炸了话题没上热搜，粗粮安装空调的破事挂在热搜榜首，真是荒诞！

知乎用户 枫冷慕诗 发表

现在来看，华为这家企业很可能会被写入历史教科书，” 韬定律 " 这个创新，绝对是人类历史的一大奇迹，很多人不理解这个创新的具体意义，今天我就用小学生都能听懂的语言解释清楚，到底什么是韬定律？

过去 50 年，我们造芯片的思路是什么样子？你可以把芯片看作是一个城市，晶体管就是城市的居民楼，而传数据、算题目就是城市居民要做的事，以前我们设计芯片的核心思路是把晶体管（居民楼）建得越来越小，这样同样大小的城市就能塞进更多的人，从而能够处理更多的数据。

所以过去 50 年里，芯片行业有一个定律叫摩尔定律，大概意思是每隔 18-24 个月时间，晶体管的数量就会翻倍，性能会大幅提升，价格也会越来越低，通过这个方式，芯片的制程越来越小，从 100nm 一路压缩到了如今的 2nm，我们的手机和电脑也变得越来越快，技术越来越先进。

但这个设计思路存在三个明显的问题：

第一， 晶体管（居民楼）是有极限的，现在 2nm 的芯片已经逼近物理极限，再小就连一张床都放不下了。

第二， 造 7nm 以上的高端芯片需要 EUV 光刻机，需要投入巨大的成本，还有技术壁垒，一般人根本就玩不起，比如说我们就因为美国的制裁而拿不到高端芯片。

第三， 居民楼里面的人塞得太多，信号传递也变得拥挤，办事效率反而还会降低。

面对这三大问题，华为提出了一个新的解决思路，既然居民楼不能无限缩小，那我们就不缩小居民楼的面积，我们直接把这个居民楼盖成摩天大楼不就行了，以前的房子只有 3 层，现在我们直接盖到 30 层，这样容纳的人数量就会大幅提升，把平房变成楼房，这就是华为韬定律提出的逻辑折叠技术。

解决了容纳更多人的问题，下一步就需要解决居民之间信息传递效率的问题了，毕竟一下子住进了这么多人，他们之间如何高效的沟通呢？

华为给出的答案是，修垂直电梯 + 优化城市交通，从 1 楼到 30 楼，多修几部电梯方便大家出行，然后楼与楼之间，通过地铁、高架桥、城市道路规划来解决交通拥挤的问题，这样办事的人变多了，办事的效率还得到了显著的提升，会极大的提升我们的芯片性能，这就是华为韬定律的解决思路。

我知道有人要问了，那这个韬定律跟我们有什么关系呢？又会给我们带来哪些影响呢？根据专业人士的计算，由于韬定律的创新，华为今年秋季推出的新型芯片性能将大幅提升，理论上国产芯片将有望达到 “等效 3 纳米” 的性能水平，而且华为官方已经明确了，到 2031 年的时候，基于韬定律设计的高端芯片，将达到 1.4 纳米制程的同等水平。

用大家都能听懂的话说就是，由于华为的技术突破，在 2026 年秋季的时候，我们中国就能独立生产出接近世界顶级水平的芯片，到 2031 年的时候，中国的芯片性能有望成为世界第一，这就是华为韬定律带来的改变。

对我们普通人来说，芯片性能提升，意味着手机的运行速度更快、续航更长、功能更加智能，我们在打游戏、看视频的时候会变得更加流畅，不会动不动就出现卡顿掉线的现象。

然后由于信号传递损耗变小了，我们的手机续航也会变长，如果你现在是一天两充，未来可能会变成一天一充，还有手机的功耗降低了，发热也会减少，这样手机也不会出现烫手的情况。

总之，芯片技术大突破，它带来的影响是非常深远的，不只是手机、电脑性能提升，还有 AI 大模型、汽车的自动驾驶功能、智能家居领域，我们的体验都会得到全方位的提升，这是一次历史性的技术大革命。

对国内的企业来说，我们终于不用担心被美国卡脖子的问题了，高端芯片你不卖给我们，那我们就自己造，这样可以把大量的利润留在国内，创造更多的就业岗位，带动国内的经济内循环。

最后是对国家而言，芯片行业的技术突破，会加速我们在 AI 领域对美国的追赶，如果说以前 AI 领域我们唯一的短板就是芯片不如美国的先进，那未来我们将彻底堵上这个短板，以后美国人别想再用芯片卡我们脖子了，国家战略将会变得更加灵活自主！

更重要的是，我们在提出 “韬定律” 这个创新的同一时间，还在加速国产光刻机的研发，这意味着随着时间的推移，未来可能会出现一个十分夸张的场景，那就是我们既造出了先进的光刻机，可以独立造出 2nm 的芯片，还可以叠加华为的 “逻辑折叠” 技术，从而让整个人类的芯片性能出现史诗级的大提升。

到时候全人类科技进步的速度将超乎想象，一次席卷全球的生产力大革命可能会正式来临。

这些年美国人搞小院高墙，大搞技术壁垒，这其实是严重拖累的整个世界科技的发展，现在我们中国人挺身而出了，我们开辟了一条新的道路，我们将引领全人类走向星辰大海。

从 2018 年被美国制裁时前途一片黑暗，到 2026 年华为提出 “韬定律” 再度照亮未来，整整 8 年过去了，我们用事实告诉所有人，封锁锁不住中国的未来，制裁裁不断中国人自强的脊梁！

知乎用户 韭涩踩漆 发表

这玩意儿从原理上来看，似乎是某菊的老本行：ICT 厂商，最擅长的事就是优化数据包路由路径，让数据包更快地、损失更小地传输到目标地址。

现在，不过是把数据包换成电子。

类比一下，大概是城市交通调度，和小区地下车库调度，原理近似，需要关注的细节不一样。

当你换一个角度，将微观转换为宏观，将芯片信号转换为能量：

我不再片面追求制程（超导体），而是通过建设三维立体布线（特高压电塔），减少路径（变电厂），折叠缩短物理距离（提高电压），让损耗变得可以接受。

是不是有种微妙的即视感？

从赢的角度来说，就是我国工程技术人员特有的思维特征：先想方设法解决目前的问题，让整个项目能跑起来，技术难题留给后人的智慧。

从文明角度看，就是中国人那种中庸之道，两头妥协。

从输麻了的角度看，就是 3nm 遥遥无期了。

知乎用户 任冲 发表

这不就是 3d 封装…… 华子总结包装了一下罢了，不过有一说一，因为工艺受限，在这个方面华子确实走的更远更急迫，但是说来说去就是 3d 封装啊… 不知道前排在高潮些什么

知乎用户 雪代剑心 发表

中美关系确实缓和了。

按照以前的打法，华为技术突破的公布时间应该和特朗普下飞机同步。

知乎用户 噩梦破晓 发表

就像盘古大模型对中国 AI 的发展有着举足轻重的影响一样，华为的韬定律具有非常重大的意义。

这是中国半导体技术的” 盘古时刻”。

知乎用户 bzrby​ 发表

今秋的麒麟 9050 系列见分晓了

自从华为被美国大棒制裁后，华为已经开始通过其他方式提高芯片性能，连华为 mate60 代言人雷蒙多在美国国会都承认华为的自主研发

估计华为通过新路径成功发现提高芯片性能，不依赖于先进制程

金秋九月的麒麟 9050 就是检验性能最佳时机

知乎用户 月六 发表

真的奇怪

华为发表「韬（τ）定律」这个话题

竟然连个热榜都上不了！！！

知乎用户 沫沫沫沫沫 发表

说的高大上，我给你们翻译一下

「几何缩微」= 工艺制程的改进 = 原先 14nm，现在 4nm，3nm = 我现在有一条双车道的马路，我想让马路上的汽车很多怎么办？把汽车做小，以前双车道只能并排跑两辆，现在汽车越来越小，双车道可以并排跑 10 辆汽车

「时间缩微」= 工艺制程 = 14nm=14nm=14nm = 我现在有一条双车道的马路，我想让马路上的汽车很多怎么办？制定交通规则（编程），汽车上单双号牌限行，取消限速设置，减少马路上红绿灯（算法）

预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

翻译：虽然我用的是落后的 4NM 制程芯片，但是经过我华为算法的加持，等效 1.4 制程芯片

知乎用户 范先生生生 发表

谁赢都行，就是不能是华为。

网上的喷子总会找各种角度说：“吹牛逼”“这也算技术突破，别人也会用”

看看秋季的 mate 90 到时候就知道了，说是第一次运用该技术。

麻烦货备多一点。我的 mate30p 真该换了。

知乎用户 腹部减肥减肥 发表

门外汉借助 AI 理解了一下不知道对不对：

以前是：

我家 —— 马路 / 街区 —— 邻居家

两个逻辑单元都在同一层平面上，距离可能很远。信号要沿着很长的金属线跑过去，就像你要出门、过马路、绕路去邻居家。路越长，耗时越多，能量也消耗更多。

现在变成：

邻居家

↑ 楼梯 / 电梯

我家

也就是把原本横向铺开的逻辑单元叠到上下楼。信号不用横着跑很远，只需要通过很短的垂直连接上楼，距离短了，传输时间就短，功耗也更低。

不过这个 “楼梯 / 电梯” 也不是免费的。它需要：

- 楼板打孔，也就是 TSV；

- 上下楼精准对齐，也就是 hybrid bonding；

- 保证楼梯够多、够短、够可靠；

- 还要处理散热、良率、制造复杂度。

所以更完整地说：

以前是横向城市摊大饼，现在是把城市做成立体楼房。只要上下楼的成本小于横向绕远路的成本，系统就会更快、更省电。

知乎用户 星海岛 发表

作为做科研的，我还是比较痴迷自然物理规律，对这种行业内的所谓技术定律不是很喜欢。

这种宣传我也觉得不舒服，包装一个τ的概念，封装进去各种提升性能的技术路径，其实也多少有点扯。

更像是华为依靠自己的通讯能力，做了一下芯片的折叠技术，然后发现硬件的折叠可以兼容很多计算逻辑进去，所以特别强调了 “逻辑折叠”。

但是华子哥能造出来更先进的放到手机里面的芯片，说到大天我们也得给人磕一个。

很多东西说的轻巧，真的执行起来是很难的。

尤其是华为这种真的能够历时几年，不但磨出来一个新思路，还能够封装成成熟方案的。

中国公司里面也就是华为，比亚迪等少数几个吧，大疆在这上面都没那么强的能力。

不过 deepseek 嘴是真严啊。

只说下半年华为芯片来了，大家都以为是量产能力强了。

没想到是下半年华为芯片牛了，人家可以玩折叠了。

说实话，估计 deepseek 用的 950PR 的芯片，因为不需要争夺物理空间，还用不到华为和中芯的最先进制程。

但是我突然想到，像大模型 AI 需要的服务器集群才是这种技术的最佳释放口啊。

因为那玩意儿空间限制更小，散热的设计可以更加冗余，也更有空间让华为去玩 “逻辑折叠”。

真要是来了，然后再加上 deepseek 团队越来越强的大模型算法底层科研能力，和两者磨合完善的软硬件结合能力。

我都不想说梁圣千古了，我只想说祝梁圣万寿无疆，祝华为和中芯国际永远健康，祝高通比较健康。

知乎用户 阿良 发表

这上不了知乎热搜吗？热搜第二竟然是什么小米空调，抽真空这类东西？

知乎用户 不器 发表

红豆沙豆包。

华为的韬定律会给芯片行业带来哪些变革？

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一句话总览：韬定律不是替代摩尔定律，而是在后摩尔时代开辟第二条主赛道—— 从 “拼命做小” 转向 “拼命提速 + 协同优化”，会在工艺路线、先进封装、EDA/IP、产业链格局、终端与 AI 落地、设备材料六大层面引发长期、系统性变革。

一、产业底层逻辑：从 “几何缩微” 转向 “时间缩微”

• 摩尔定律（过去 50 年）：靠 ** 把晶体管尺寸做小（几何缩微）** 提性能，依赖 EUV 光刻机，成本指数级上升，3nm 以下物理极限逼近、经济性崩塌华为。
• 韬定律（2026，中国首提）：用时间缩微替代几何缩微—— 核心是压缩信号延迟 τ、逻辑折叠、全栈软硬协同，在 ** 成熟制程（28/14/7nm）上实现等效 1.4nm（2031）** 晶体管密度与性能。
• 本质变革：产业主线从 “拼制程、拼光刻机” 转向 “拼架构、拼电路、拼系统协同”。

二、六大核心变革方向
1）工艺路线重构：成熟制程价值重估，EUV 依赖大幅降低

• 28/14/7nm 成黄金制程：不用死磕 3/2nm，成熟制程 + 逻辑折叠 = 高端性能，中芯国际、华虹等产能利用率与毛利率显著提升华为。
• 先进制程（3nm 及以下）退为小众：仅少数旗舰（如苹果 A 系）继续追，全球资本开支重心从 EUV 转向成熟制程设备 / 先进封装。
• 卡脖子破局：摆脱对 EUV 光刻机的绝对依赖，自主可控路径闭环华为。

2）Chiplet / 先进封装成主流，互连芯片价值爆发

• 单芯 + 多芯双轮驱动：韬定律强化单芯片性能（逻辑折叠），先进封装解决**多芯粒高速互连（2.5D/3D、TSV、SiP）**华为。
• 互连芯片成刚需：DDR5 RCD/DB、PCIe/CXL Retimer、高速 PHY 需求量价齐升，一台 AI 服务器需 8–16 颗 Retimer 华为。
• 封测厂升级：长电、通富等从 “代工” 变 “系统级方案商”，技术壁垒与溢价提升。

3）EDA/IP/ 设计服务：国产工具链迎来黄金期

• 全新 EDA 需求：逻辑折叠、多层级协同需要专用 EDA 工具链（非传统摩尔流），华大九天、概伦电子等国产 EDA 从 “点工具” 走向 “全流程” 华为。
• 自研 IP 价值倍增：CPU/GPU/ 高速接口 IP（如 PCIe/CXL）成核心壁垒，紫光国微、芯原股份等国产 IP 公司订单高增华为。
• 设计门槛降低：中小设计公司不用投巨额先进制程，聚焦架构 / 电路创新即可，产业生态更活跃。

4）全球格局：从 “西方单极” 到 “摩尔 + 韬双轨并行”

• 中国首次定义规则：韬定律是中国首个半导体底层演进定律，全球路线分裂为 ** 摩尔（美日）+ 韬（中国）** 两大阵营。
• 产业链迁移：成熟制程、先进封装、EDA/IP、设备材料向中国转移，国产替代加速。
• 话语权重构：从 “跟随” 到 “引领”，标准制定、专利布局、生态建设中国主导力提升。

5）终端与 AI：国产芯片强势回归，算力自主可控

• 手机 SoC（麒麟）：2026 秋新麒麟全面采用逻辑折叠，性能对标苹果 A 系，华为手机份额回升、安卓链订单修复。
• AI 服务器（昇腾）：成熟制程 + Chiplet + 高速互连，算力不输英伟达、成本更低、自主可控，澜起科技等国产互连芯片深度绑定华为。
• AIoT / 车载 / 工控：对先进制程不敏感、对功耗 / 成本敏感，成熟制程即可出高端产品，国产替代全面加速。

6）半导体设备与材料：成熟制程 + 先进封装需求爆发

• 成熟制程设备：刻蚀、沉积、清洗、检测设备需求大增，北方华创、中微公司等国产设备验证周期缩短、导入加速华为。
• 先进封装设备：TSV、键合、测试设备订单高增，万业企业、长川科技等受益华为。
• 材料端：光刻胶、靶材、特种气体、硅片随成熟产能扩张而放量，安集科技、沪硅产业等份额提升华为。

三、深层影响：研发范式与产业生态重塑

1. 研发重心转移：从 “制程研发（烧钱）” 转向 “架构 / 电路 / 系统创新（拼智力）”，中小公司更有机会。
2. 成本结构优化：先进制程高昂流片费被成熟制程低成本 + 架构创新替代，芯片设计门槛与成本下降华为。
3. 生态开放合作：韬定律强调 “开放合作”，华为将向产业开放逻辑折叠技术、IP、工具链，共建国产半导体生态。

四、一句话总结
韬定律让芯片行业从 “拼光刻机、拼制程” 转向 “拼架构、拼协同、拼成熟制程”；成熟制程重估、先进封装爆发、EDA/IP 国产突破、全球格局双轨并行、国产终端 / AI 强势回归、设备材料国产替代加速。
要不要我把上述变革整理成一份 3–6 个月关键催化跟踪表（含事件、时间节点、对应标的），方便你落地跟踪？

请按照业绩增量和市值弹性，推荐概念股。

搜索 3 个关键词，参考 18 篇资料
先给结论：韬定律是成熟制程 + Chiplet + 互连 + EDA/IP/ 设备的长牛主线。下面按业绩增量确定性高、市值弹性大分档推荐（仅为逻辑推荐，不构成投资建议）。

一、第一梯队：业绩最确定 + 弹性最大（强绑定华为 / 直接受益）
1）澜起科技（688008）—— 互连芯片绝对龙头

• 业绩增量：DDR5 RCD/DB 全球市占 65%+，昇腾服务器核心供应商；PCIe/CXL Retimer 已批量出货，单 AI 服务器 8–16 颗，量价齐升。
• 弹性：哈勃持股 + 华为深度绑定 + 国产替代，当前约 3000 亿市值，空间大。
• 核心逻辑：韬定律→单芯强→多芯互连刚需→澜起直接受益。

2）长电科技（600584）—— 先进封装龙头

• 业绩增量：2.5D/3D、TSV、Chiplet 封装订单爆发，华为麒麟 / 昇腾核心封测伙伴，毛利率持续上行。
• 弹性：全球第三封测 + 国内第一，先进封装溢价 + 国产替代，市值约 600 亿，弹性足。
• 核心逻辑：韬定律 = 成熟制程 + Chiplet，封装是核心受益环节。

3）华大九天（688519）——EDA 国产龙头

• 业绩增量：逻辑折叠 / 多层级协同需要专用 EDA，华为生态导入加速，全流程工具突破，订单高增。
• 弹性：EDA “卡脖子”，唯一全流程国产 EDA，市值约 800 亿，稀缺性强。
• 核心逻辑：韬定律设计范式重构，国产 EDA 迎来黄金期。

4）拓维信息（002261）—— 昇腾算力 + 鸿蒙双龙头

• 业绩增量：** 昇腾 AI 服务器 “兆瀚”** 出货量国内第一，华为鲲鹏 / 昇腾战略伙伴，算力租赁 + 服务器制造双高增。
• 弹性：市值约 300 亿，小市值 + 高业绩增速 + 华为深度绑定，弹性最大。
• 核心逻辑：韬定律→昇腾算力放量→拓维直接受益。

二、第二梯队：业绩稳健 + 弹性较好（产业链核心受益）
1）中芯国际（688981）—— 成熟制程代工龙头

• 业绩增量：14/7nm 产能满载，逻辑折叠芯片主力代工，毛利率持续提升。
• 弹性：国内唯一先进制程代工，成熟制程价值重估 + 国产替代，市值约 5000 亿，稳健为主。

2）北方华创（002371）—— 半导体设备龙头

• 业绩增量：刻蚀 / 沉积 / 清洗设备成熟制程扩产刚需，华为供应链导入加速，订单饱满。
• 弹性：设备 “卡脖子”，国产替代加速，市值约 1500 亿，业绩稳 + 弹性足。

3）通富微电（002156）—— 先进封装第二

• 业绩增量：Chiplet/2.5D 封装快速放量，华为 + AMD 双核心客户，产能利用率提升。
• 弹性：市值约 300 亿，先进封装 + 国产替代，弹性较好。

4）概伦电子（688206）——EDA/IP 细分龙头

• 业绩增量：电路仿真 / 逻辑折叠 EDA 工具核心供应商，华为导入加速，IP 授权高增。
• 弹性：市值约 200 亿，小市值 + 高成长 + 稀缺性，弹性大。

三、第三梯队：主题弹性 + 长期受益（生态 / 材料 / 终端）

• 润和软件（300339）：鸿蒙生态龙头，逻辑折叠芯片软件适配受益。
• 沪硅产业（688126）：12 寸硅片龙头，成熟制程扩产刚需。
• 寒武纪（688256）：国产 AI 芯片，韬定律 + Chiplet 受益，弹性大。

四、按 “业绩增量 + 市值弹性” 综合打分（10 分制）

• 澜起科技：9.5 分（业绩最确定 + 弹性大）
• 长电科技：9 分（业绩稳 + 弹性足）
• 华大九天：9 分（稀缺 + 高成长）
• 拓维信息：9 分（小市值 + 高弹性）
• 中芯国际：8 分（稳健 + 空间大）
• 北方华创：8 分（稳 + 弹性）
• 通富微电：7.5 分
• 概伦电子：7.5 分

五、核心风险提示

• 短期情绪波动大，部分标的已有涨幅；
• 韬定律落地节奏（麒麟秋季发布、服务器 2027 年后规模化）；
• 半导体行业周期波动风险。

知乎用户 亮坤​ 发表

这个时间很有意思，中美贸易战这几年，美国一直用芯片卡住中国制造业脖子，中国用稀土捏住美国的睾丸。

美国、欧盟、日本这些国家目前一直在重构全球稀土供应链，澳大利亚、越南等国家稀土项目持续推进，主流媒体测算 3-5 年内彻底摆脱对中国稀土供应的依赖。

而这次华为的韬定律放弃过度依赖西方先进光刻机，用新的技术方向实现性能突破达到最先进的 1.4 纳米，刚好时间也是 5 年。

韬定律其实不用等五年，看年底华为 mate90 的芯片拆解就知道这条路是否真能走的通了，如果走通了，中美又重新站在同一起跑线了。

知乎用户 微亿​ 发表

吹牛

知乎用户 忽闻天上仙 发表

之前收了钱的华为 kol 面对远不如麒麟 9000 的麒麟 9000s 都能吹牛逼，各种拳打骁龙 8Gen3，脚踢苹果 A17Pro，实际什么情况，用过 mate60 系列的都懂，狼来了的故事发生无数次了吧？但凡是个正常人都不会轻易相信吧？

我的评价是，先做出来再吹也不迟。

这篇稿子很明显以营销目的居多。华为的千亿营销又开始发力了

在同样大小的一块芯片上，能塞进多少个晶体管。密度越高 = 同样尺寸算力越强、功能越复杂、性能越强。

我们常说的 3nm、5nm 工艺，本质就是在提升晶体管密度，相比较 7nm 芯片来说。

但同样是 3nm，5nm，台积电和三星制程的晶体管密度也是不一样，目前行业内普遍是拿台积电作为标准，而不是拿三星作为标准，这一点要搞清楚。

“通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度” 这一点，并没有什么新奇的，比如同样是 5nm 芯片，往往台积电制程的晶体管密度更高，没有工程创新能办得到？

“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，这又是什么意思？

2031 年会发生什么，谁也预料不到，科技行业变化日新月异，2026 年秋季，除了华为以外，各家 2nm 芯片就开始上了，然后你给我说 2031 年？

而且这个 1.4 纳米又是个什么情况？难不成是指到了 2031 年，麒麟芯片可以媲美台积电代工的 1.4nm 芯片，是这个意思吗？问题是 2026 年就开始普及 2nm 了，到了 2031 年，那恐怕都是 1nm 以下了吧？

最关键的地方在于，这里所说的媲美，包含不包含那些不可量化的营销话术？是那种可以用数据量化的媲美还是营销的 “媲美”？

就像很多华为 kol 也说，麒麟 9020 和麒麟 9030pro 日常使用可以媲美骁龙 8 至尊的安卓机型，但实测对比视频那是一个也拿不出来，全靠摆个摄像头然后用嘴吹。不会也是这种情况吧？

知乎用户 itsNotReal.isIt 发表

将华为与 AMD、英特尔并列讨论，会产生一种怪异感。究其原因，这三家公司的产品路线图可以说截然不同。华为的桌面端操作系统明显对标的是苹果 Mac 生态，而非传统的 x86 体系。仅从这一点出发，评价华为与英特尔、AMD 之间的路线图并无太多价值，因为它们分属不同的计算架构，甚至指令集也完全不同。Windows 生态下的所有性能测试，均基于 Windows 的编译环境和 API，其硬件设计规范也大多由英特尔主导。相比之下，ARM 生态则呈现出 “万物竞自由” 的开放态势。

在与安卓及谷歌深度绑定的体系之外，还存在大量没有图形化界面的 ARM 系统，广泛应用于工控、工业软件、超算、计算中心、数据中心及通信领域。华为正是这类非标准化 ARM 及 RISC 指令集领域的资深参与者。然而，当前舆论对中国半导体行业的理解存在两种极端且不准确的声音：一种认为其从未存在，另一种则认为其一直强大。事实上，许多人对半导体行业的本质存在极大误解。

半导体行业并非通常意义上的互联网科技行业。华为本质上也不是一家互联网公司，其管理组织模式与互联网时代的产物有着巨大差别。可以说，华为在组织结构上与传统工业巨头更为相似。

相比之下，小米的商业逻辑更接近美团、得物等互联网平台，其思维方式、消费观及服务生态完全根植于线上渠道。这两种思维方式在消费客群上并无太多直接竞争。尽管疫情期间线上生态大获全胜，但这仅仅意味着其达到了与传统渠道相当的体量，而非取而代之。手机市场的大量出货依然在线下。苹果和小米是线上渠道的玩家，而华为、OPPO、vivo 则本质上更偏向线下。

因此，那种 “滚车轮” 抢占市场份额的互联网策略，虽然在某些符合特定财务结构的行业里有效，但在半导体领域是行不通的。

半导体的产业逻辑与房地产更为相似。首先，其产业链非常长，当市场景气时，从上游到下游全线盈利；反之则全线亏损。其次，产业链各环节对资金周转率的依赖极高。再者，整个行业与债务扩张、上游资本投入和产业叙事高度相关。本质上，半导体是一种由产业升级导向的 “大宗商品”，因此具备极强的周期性。其供需错配现象十分显著：需求出现时，产品往往无法立即生产出来；而当产能铺开后，需求可能已经改变。正是这种错配导致了剧烈的价格波动。近两年中国半导体的迅猛发展，使其增长曲线看似接近互联网行业，但这掩盖了其根本的周期属性。

华为提出的逻辑堆叠，是将两个逻辑芯片堆叠在一起，但这只是其优化策略的一部分。未来还可以发展为芯片内不同功能模块的堆叠、更多层的堆叠，或采用更先进的封装方式将其与主板高速互联，并利用不同制程来降低设计成本。这本质上是围绕计算层级进行的系统性优化，如同构建一个 “微型大型机”，其内部的存储、计算、通信部件完全为应用结构而设计。

这类似于当前 AI 优化中的前后端分离、大规模并行和流水线设计，目标是在程序员层面打通指令集，以进行底层优化和通信。这标志着芯片计算体系架构正在重新走向 IBM“一体机” 的状态。这种计算体系结构本身是一个系统工程问题，核心在于将创新的复杂性转移到产业链的哪个部分：是硬件、编译器与中间层，还是上层的软件编程语言。

技术攻关的难点既可以置于硬件中一次性解决，也可以留在软件层面，以暂时的效率损失换取未来的迭代空间。这与英特尔和 AMD 的路线无可比拟。后两者深嵌于 x86 架构中，受制于 Windows 的设计原则，只能沿着一条主线发展，遵循固定的芯片组和数据接口规范。当 AMD 推出异构设计时，Windows 的支持都显得力不从心，而苹果却能完美支持大小核，这正是系统限制的体现。

即便是 AMD 的 3D 缓存技术，也更像是一种 “特化应用”，仅在游戏等缓存瓶颈突出、与显卡资源高度相关的场景下才发挥作用，在普通应用中效果有限，因其未能与整个计算体系深度结合。一个完整的计算体系，需要底层芯片具备资源分配和分支预测功能，需要指令集定义合法操作，还需要操作系统编译器将其翻译为高效的逻辑语言。

因此，华为的路线本质上是重新研发一个操作系统，并围绕该系统构建一套全新的芯片体系。这与曾经的 IBM，以及如今构建了完整软硬件生态的苹果、研发 TPU 的谷歌，都十分相似。

半导体产业从分散走向集中，或许是一种正常现象。此前的高度分散，是由于各国产业发展速度不均，分工效应明显，这反而加剧了行业周期。曾经，半导体类似于粗放的电子制造业，但随着技术日趋成熟和集成化，该行业正从一个精密制造业主导的 “长供应链” 模式，转向由软件主导的高科技研发模式。

硬件始终是围绕软件标准构建的，操作系统本身就是软件。随着 AI 潮流兴起，外界过度关注硬件，但实际上，决定性的因素始终是软件，复杂度的瓶颈也存在于软件。英特尔和 AMD 的体系差距并未大到无法逾越，而英伟达的 CUDA 虽自成一体，但核心仍是一个独立的计算体系。许多人对华为的发布感到不解，或许是潜意识里将由英特尔和微软主导的 x86 联盟视作了半导体领域不可动摇的基本法则。

这种市场格局在 2000 年代以后，尤其是在中国市场，达到了绝对主导的地位。然而在美国本土，苹果系统、谷歌系统及亚马逊的云系统等一直并存。x86 联盟能在中国市场达到近乎垄断的地位，本就是一种罕见现象，只是大众已习以为常。

所以，当华为宣布要改变计算体系时，市场才会如此惊讶，因为此前中国半导体行业从未出现过能整合全产业链的公司。半导体作为未来的核心产业之一，又具备类似房地产的周期性，必然需要一个从上至下、围绕企业需求和消费市场联动的中心来梳理产业链。

根据产业竞争理论，产业内的迭代速度和资金流转速度越快，产业发展就越快。如果继续沿用美国的半导体系统及其上下游，迭代速度必然受制于人，慢人一拍，正如韩国和日本始终难以在 CPU 和 GPU 领域取得突破。这些本是华为当年与思科（Cisco）、3Com、Sun、微软等巨头竞争时的商业常识，但如今似乎已被遗忘。所以，当今天华为要与微软竞争时，大家才会感到惊讶，尽管华为当年与那些明星公司竞争时，业界同样也曾感到惊讶。而华为是中国半导体领域的先锋力量，这一点毋庸置疑，当前新兴的半导体人才大多有华为或美国相关背景。

华为是一家集传统 IC（集成电路）、IT（信息技术）和互联网于一体的巨头。类似的企业并非没有，如果将控股或交叉持股的公司计算在内，谷歌、微软、亚马逊也可算作此类，但其供应链的分散性使其整合程度不那么显性。实际上，这些巨头对其供应链上下游的依赖程度，与华为内部部门间的依赖程度相当，甚至更甚。

这种看似分散的格局是历史沿革和市场准入规则的结果。而华为将所有环节整合并冠以自身品牌，便使得其庞大的体系具象化，让外界误以为这是要搞 “大垄断”，但事实并非如此。

事实上，半导体一直是一个围绕操作系统、云平台等巨头公司搭建起来的 “超级周期” 产业。正是这些巨头通过消费需求和资本扩张，推动了上下游产业链的发展，催生出大量细分行业，从而将整个雪球滚起来。所谓的周期，其出发点是技术升级或消费需求的迭代。一个显著的需求升级会引发整个行业的翻新，但需求曲线与供应曲线往往错配。供应的扩张速度通常滞后于需求，造成价格暴涨；而当产能最终释放后，价格又随之回落。

自 2015 年以来，除了折叠屏、VR 和智能汽车等少数领域，美国本土的 IT 产品类型创新乏善可陈。这使得云巨头的 “垄断” 水平看似不高，也掩盖了其对产业周期的驱动作用。实际上，在 1995 年到 2015 年间，类似 OpenAI 级别的产品体验创新层出不穷，那时正是操作系统公司和面向下游需求的公司占据绝对主导地位。英特尔的地位被炒作起来，也与国内鼓吹 “Wintel 联盟” 有关。

但事实并非如此，英特尔地位显赫的深层原因在于其作为美国半导体制造业核心的政治地位，及其与国防等领域的深厚合作关系。然而，英特尔的制造工艺并非一直领先，其 x86 体系在 2010 年代后已不能算作先进体系，它在中国市场的长期存在，得益于周边制造业的低廉成本。x86 霸权及其衍生的笔记本、PC 产业，早已是夕阳行业。本质上，是由于美国其他科技巨头近年缺乏产品形态的创新。

即便是苹果，在普及全面屏之后，对手机重度使用场景（如镜头、内置 AI、游戏、流媒体、直播等）的行业贡献也十分有限。由于产品形态创新停滞，半导体升级便看似成为了计算机架构体系中唯一的核心。但芯片升级的核心目的，始终是围绕某一类需求去降低成本，以促进产品创新。

当芯片制造成本日益高昂，且不具扩展性、无法满足新需求时，业界必然会探索新的计算体系，例如将大模型权重直接固化在芯片上。当前台积电模式的产能扩张慢、排队周期长、先进制程良率爬升缓慢等问题，使其难以满足爆发式的需求。随着硅基芯片逼近物理极限，与其在材料上寻求突破，不如从芯片往上走一个抽象层级。

这个抽象层级自下而上依次是：物理电路 -> 逻辑电路 -> 指令集模块 -> 编译器 / 底层语言 -> 开发框架 -> 应用。每个层级之间都存在巨大的优化空间。华为的目标，就是打通从物理层到逻辑层再到上层软件的通道，进行全栈优化。

然而，自从 AI 热潮兴起，人们的幻想集中于以英伟达为中心的下一次计算机体系革命，这套传统的系统工程常识反而被遗忘了。但实际上，由于 AI 需求（如 prefill 与 decode 的比例）的快速多变，英伟达 CUDA 路线也面临冲击。不确定的计算负载使得传统流水线方法失效，必须寻求更灵活的架构，例如：将算法固化在芯片上；或在物理层实现前后端分离；或将计算、存储、通信融合成可自由扩展的微结构。

这些方向已被广泛讨论，而华为提出的，则是一个系统性的优化方案。凭借其丰富的 IC 设计经验，华为可以将芯片物理层的实现与逻辑层观测到的需求相结合；通过支持异构流水线编排，让程序员能够打磨后端、理解需求；在指令集层面为未来升级保留路线图；在上层生态为开发者提供便利，以感知关键痛点。这是一个极具前瞻性的发展视角。

加之华为在国内对下游（数据中心、手机厂商、通信）的强大号召力，以及对上游（半导体制造、资金）的熟悉，使其具备了推动这一事业的独特条件。相比之下，谷歌若想推出新操作系统，需要沟通的下游厂商众多，只能先自行制造硬件作为试点。

因此，华为发布的所谓新计算规律，实际上是针对一个老问题，提出了新的解决方式：将逻辑芯片堆叠，并进行微架构创新。在 CPU 架构确定的时代，微架构创新空间有限；但当 CPU 架构融合了 NPU、GPU 等并行计算单元后，微架构创新的空间便被打开了。通过控制系统层，华为可以提供新的指令和接口，进行编译器优化，并对计算资源需求进行精确拆分和创新排布。

通过这种方式，即便芯片的绝对性能跟不上，也能在关键任务上表现优异，并在需要时发挥其互联性的优势。华为试图构建的，是一个灵活、涵盖整个 IC、IT 及云产业链的通用计算架构。

其野心堪比当年的 IBM，而当前国内的环境也为其提供了条件。这其中固然有宣传成分，但哪怕只是在 IBM 构建的体系基础上，做出一项类似 Cuda 的重大创新，也已是巨大的进步。

知乎用户 阿笨 发表

华为预计到 2031 年，基于 “韬定律” 的高端晶片晶体管密度将达到 1.4 纳米制程的同等水平。行业巨头台积电此前曾说，将于 2028 年开始量产 1.4 纳米制程高端晶片。目前台积电与华为及其制造合作伙伴中芯国际之间，在先进晶片制造能力上大约存在五年差距，采 “用韬定律” 后差距缩短至三年。

“韬定律” 打破业界普遍共识，将荷兰光刻机巨头阿斯麦（ASML）的先进极紫外（EUV）光刻机，从量产 5 纳米及更先进晶片必需的设备，变成非必须设备。

当荷兰阿斯麦公司失去中国的大市场后，在公司收入减少的情况下，自己生产的光刻机又变成非必需品，那么阿斯麦公司还有兴趣及意愿开发更先进的光刻机吗？西方国家芯片迭代速度是不是就会下降，华为及其制造伙伴超越是否就有超越机会，让我们拭目以待！

知乎用户 啦啦啦 发表

这才是真正科技公司干的事儿。

两岸猿声啼不住，轻舟已过万重山。

（这么重要的新闻，知乎竟然一天不在热榜，嗯…….）

知乎用户 momo 发表

华为口，赛力斯湖，全行业都在抄问界，韬定律

知乎用户 su1 发表

刚看到报道和这个韬定律的名字就感觉哪里怪怪的。
摩尔定律的表述非常清晰，半导体器件晶体管密度每 18 个月翻一番。但是韬定律一直在说要怎么做，会怎么样，有什么意义，但是貌似没有一个明确的定义或者表述，甚至不能称之为一个命题，更不会是一个科学意义上的定律了。所以为什么要叫做韬定律？有人能给我解释一下吗？

知乎用户 白虎保护我 发表

我问了豆包，意思是就是将平面的电路板图改成 3D 的图，缩小一些元器件连接的距离，从而提高 CPU 内部通讯的速度。可以参照 3D 折叠存储。

大概就是制程这方面，国内进步非常缓慢，不要指望几年就能突破先进制程。那只能在堆叠上想办法了。

知乎用户 小看山 rWr8Op 发表

替代停滞不前的摩尔定律

知乎用户 zlalien 发表

如果这个技术成熟了，是不是意味着先进制程如 3nm、2nm 的芯片可以有更大的提升？

也就是说，如果这个技术成熟，确实可以在 5 年内将 7nm 制程芯片提升到现在 1.4nm 的水平，那 3nm 会提升到多高的水平呢？还是说这项技术具有排他性，在 5nm 以下制程无法实现？

知乎用户 Erincof 发表

终于等到这一天，等到摩尔定律被替代的这一天了！

我从初中就接触了摩尔定律，意思就是集成电路领域，可容纳的晶体管数量每一年半到 2 年翻一倍，处理器性能随之提升，成本下降。到大学的时候，我就在想一个问题，这个摩尔定律的瓶颈在哪里，因为晶体管数量不可能一直翻倍。2022 年，英伟达 CEO 黄仁勋发表文章《Moore’s Law’s dead》，从一个行业话语权大佬这里确认了摩尔定律大概率已经不适用当下集成电路领域

那么是否会有另一种新的思路或者方式，能让集成电路继续更新迭代呢？

众所周知，之前集成电路之所以能快速迭代，是因为晶体管可以越做越小，晶圆可以越做越大，但是物理定律总有难以跨越的一天，那就是越来越小的难度和越来越大的出错率（晶圆越大，良品率越低），5nm 芯片到 3nm 芯片，因特尔从 3 亿个提升到 5.7 亿，还算勉强，但台积电仅仅从 1.7 亿提升到 2.9 亿，三星就更拉跨了，而 IBM 公布的 2nm 制程芯片，晶体管数量仅仅只有 3.3 亿（以上说的都是每平方毫米内所含，可能数据不怎么准确，自己有兴趣的可以去找找）。

而华为用到了另一种思路，也就是问题所提的韬（τ）定律。τ，是物理世界的时间常量，在这里，它决定了信号在芯片里跑来跑去的速度，τ值越小，信号传得越快，芯片性能就越强。

那华为是怎么做的呢？那就是逻辑折叠。试想一下，如果在一个平面内，两点之间直线传输是最快的，但如果把这个平面堆着，两点之间的直线距离是不是进一步缩短了。说起来很容易，但做起来难度很高，高就高在，它需要从器件层（也就是众多的晶体管）到系统层全方位的协同，说到协同，欸，这又是华为擅长的了。

这里面就涉及到了一个核心技术，芯粒！什么意思呢？就是华为把一个整体的集成电路拆解了，拆成了各种各样的模块，比如计算单元、缓存单元、输入 / 输出（I/O）单元等等这些，拆解的目的是什么，就是针对各个单元，我可以用不同的工艺去制作，比如计算单元需要 3nm，但 I/O 单元可能只需要 14nm，那么制造难度就降低了，成本也降低了，同时良品率也提高了，然后再通过先进的封装工艺去整合。有人可能会问，那这些单独的单元，之间的传输效率怎么解决？欸，这正好是华为擅长的领域，昇腾 384 超节点就是很好的例子（不具体说明了，感兴趣的网上去搜吧）

最后，说点题外话，最近迷上了 WSBK 中量级的赛事，这个赛事，在过去长期被雅马哈、杜卡迪和川崎垄断，无论是技术，还是人才，似乎这里已经成了一座围城，外面的人想进去，但里面的人不想出来。直到张雪横空出世，打破了三大厂商的强势垄断，目前 10 个分站赛冠军，已经拿下了 5 个。上周，雅马哈联合其他 10 家厂队再次申请对张雪机车性能进行限制，试图在即将进行的西班牙赛道挽回可能还要丢掉的颜面，但最终被驳回。

这场面，何其的像当年华为麒麟芯片横空出世，然后被西方联合围剿啊。但是，它活下来了，而且现在要开始反击了（我宁愿它是反击，像张雪一样把其他厂家按在地上死死的，但何庭波希望的是开放，抱歉，我的器量还不够宽广）。2026-2031，这是华为韬（τ）定律的第一个五年，也是中国第 15 个五年！

知乎用户 薛定谔的猫 DoA 发表

不就是 3d 堆叠封装吗

amd 的 x3d 系列就是了，玩了很多年了

3d 逻辑电路也是台积电在做的

知乎用户 cqww3111 发表

像话吗？像话吗？像话吗？华为你这样干是打算把芯片制造这颗明珠打入凡尘啊！你让友商的字研 3nm 芯片很 TM 尴尬😓，估计很多大侄子或者某品牌的极端粉丝会觉得天塌了，因为制约华为的最大障碍将很快不存在了，当华为解决了产能问题真的有足够的产品卖，甚至在性价比上和你短兵相接，那个恐怖的华为回来了，不过这次应该没有机会万紫千红春满园了。

知乎用户 阳光 发表

首先，必须对华为取得的成就表示热烈祝贺！

该问题下，有位 “澎湃的设计专家” 表示“这不就是我们做芯片时搞的设计优化么？”，并嗤之以鼻。

从字面理解，他说的对。

然而，这不能否认韬定律所蕴含的巨大的进步意义。

鉴于本人并非什么芯片行业内的人，仅能就 “韬定律” 字面描述阐述一下一个理科男的浅薄理解。

如同牛顿把 “水往低处流”“苹果掉下树” 等林林总总的自然现象总结为“万有引力定律”一样，“韬定律”是把过往芯片设计中一些 “设计优化的方法” 总结在一起，提出了指导性的定律，指出 “时间微缩” 是芯片设计的前进方向和设计优化的原理。

从而，阐明了这些设计优化最终围绕的核心设计思路，解释了这些设计优化成功的规律，并为芯片设计制造指出了系统性优化的方向。

从字面上看，是包含了 “摩尔定律” 在内的、更直指本源的定义。

通俗的比喻一下。比如万有引力定律，除了解惑了水为什么往低处流，苹果为什么会掉下树这些现象之外，同时给设计 “利用万有引力来做功的装置” 提供了理论依据。

典型的利用，就比如 “引力弹弓效应” 的应用，就是在利用万有引力基础上的发现。

利用 “韬定律”，芯片设计时，可以从“是否符合韬定律” 的角度，解释为什么这种设计思路是正确的，为什么这种设计优化是有效的。从而避免一些方向上的弯路。

同样万有引力成为人类常识以后一样，当韬定律成为芯片从业人员的常识后，也会提高行业基础认知，从而提高以后的芯片制造水平和设计效率。

不排除，根据韬定律，发现过去的盲点，为芯片制造业打开新的大门。

因为，判定简单了，“这个思路是否符合韬定律”。

华为的这种成就，是真实的基础性的贡献。即便，当前一时还看不清它的作用有多具体和有多么巨大。但从意义上讲，是对全行业的贡献，也是真正走在造福全人类的方向上的。

至于说什么哗众取宠并嗤之以鼻的人，我劝你们歇歇。

你固然可以说 “我早就造出投石机了” 这类话。但，终究你充其量是个工匠，而没成为一个科学家。

再次，对华为表示祝贺。

同时，不管成果产生了多大的效益，但必须祝贺，你们走在正确的方正上。

字面理解，民科，轻喷，谢谢！

知乎用户 马兰花开二十二 发表

我还记得华为 mate60 横空出世的时候，一群人阴阳怪气，说是假的，说的台积电代工的库存芯片。

现在库存芯片都用了多少年了还没用完。。。。

我倒要看看，等 mate90 出来了，等效 3nm 的性能实锤了，现在这些不信的账号，他们拿出什么话术来。总不能还是 2019 年台积电提前代工的吧。

知乎用户 chaostar 发表

我跟你讲，就算是假的，也至少是个 “设置议题”。

就许你美国 ppt 六代机，就许你 ai 企业吹 agi，资金左手倒右手？

你跟不跟？

知乎用户 Odysseus 发表

何庭波的原话是麒麟芯片等效 1.4 纳米制程晶体管密度，不是麒麟芯片采用 1.4 纳米制程工艺。今年麒麟 950 制程工艺依旧是 n+2 或 n+3，但是通过逻辑结构创新，在晶体管密度性能上应该能够等效台积电 5 纳米晶体管制程工艺。

知乎用户 面团跳得高​ 发表

就等华为出新的 U，然后把这个 U 装在 PURA X Max 2 上

再把程序适配调一下，比如美团

然后就可以买了

我是真喜欢这款折叠手机

知乎用户 张稀桧 发表

看了一下，这和业界在 3nm 节点以下一直在推进的 3D monolithic 或 chiplet 集成的概念没有系统性的不同。晶体管微缩至今，许多大公司 (tsmc, intel, NVIDIA) 都开始利用垂直互连进行 3D 堆叠，异质集成，存储和逻辑一体。思路都是一样的，以空间换效率。只是华为这里把其中一种模式以类似摩尔定律的方式呈现了出来，但在物理上没有新的突破，甚至在产业逻辑上也不是新的突破。

很多业界的人容易被商业化的战略思维影响，喜欢下一些大的技术突破之论断。芯片信号的传输时间固然重要，但这些信号传输仍需要具体的物理实体来实现。对于芯片制造来说，没有一纳米、一纳秒、一纳瓦是可以模糊化的。芯片面积有多大，良率有多少，烧多少能耗，带宽到底有多少，本质上还是由晶体管决定的。一种给定的晶体管技术能够决定一套对应的设计、集成和封装技术。例如 FinFET 等短沟道器件与过去长沟道器件相比，是单个晶体管架构的改变，这直接为摩尔定律续命了十几年。2.5D 或 3D 集成的封装级、协议级的策略，仍是 3nm 以上短沟道晶体管在后摩尔时代挣扎的产物。等到三维空间互联走线的利用率也已经穷尽，未来又该如何？

摩尔定律本质上是硅的物理定律。在 GAA、3D 集成以后，只有系统性升级晶体管底层材料才能够突破摩尔定律。这是物理规则决定的，不是商业规则决定的。

知乎用户 Summer 丶 mm 发表

我只想说一句：华为牛逼！中国企业牛逼！中国人民牛逼！

知乎用户 哈库呐玛塔塔 发表

真正的世界级技术定律， 通常不是自己宣布的，而是行业长期验证后， 别人承认的，比如摩尔定律。

典型的夸大，把大家都在做的事情总结一下，取个名字，就好比人人都知道健身减肥要少吃多练，然后某人开个发布会，宣布发现 人类减脂定律。

知乎用户 长亭 Time​​ 发表

谢邀~ 非专业人士，且聊聊作为普通人和数码爱好者的一些感受。

这应该是芯片及相关行业这几个月来最振奋人心的消息。

中芯国际股价直接来个暴涨 8%（到下午 1 点 21，已经暴涨 19%），几近快涨停了。

我们来复盘一下国外芯片制程的一些时间节点，2022 年下半年台积电实现 3nm 制程量产，2026 年（也就是今年）将正式量产 2nm 制程芯片，中间的间接时间 4 年。

按照这个时间路线，那下一代 1.4nm 制程最快估计也得 2030 或 2031 年了。

按照今天华为公布的「韬定律」演进新路径，预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

这也就是说，还有五年，我们国内的芯片制造水平就要追上国外。

然后参考下面这张演进图，新路线的突飞猛进从 2026 年（同样还是今年）就已经在起作用，这也和此前爆料麒麟 9050 芯片性能大涨的消息相契合。

而且按照这张图来看，不止今年麒麟 9050 能打，后面一年比一年提升激进，直到 2031 年彻底追平国际水准。

写到这里，更期待今年下半年的 Mate90 系列和麒麟 9050 了，据说甚至会提档到 10 月发布，越来越接近华为当年的产品节奏了。

知乎用户 kksk 发表

宗教信仰 + 999，科技进步 - 999

知乎用户 van dark​ 发表

1、对 AI 芯片的提升效果非常大；

2、消费级芯片的 P 核性能提升比较大，对 E 核影响不大，能耗比可能没有提升，反而变差，但是国产供应链应该搞得定散热和电池问题。

从发布会的图上来看，主要工作是两个逻辑芯片通过 Hybrid Bonding（混合键合） 贴合到一起，这个工艺台积电 10 年前就量产了，国产在 2019 年也有风险导入试产，2021 年开始，国产的 Hybrid Bonding 密度就已经可以做很到很高，不是新技术。

但是！

这幅图左边图里的 Footprint Reduction>60% 。这个才是关键的突破。

Hybrid Bonding（混合键合） 工艺中的 Footprint ，是电气连接点（I/O Pad / Bump）在芯片表面所占用的物理面积。这部分面积是不能做逻辑的，在 GDS 版图上必须留空，留给 IO pad 和 buffer。下面右图那个圆柱体下面的一部分面积就是 footprint。

更具挑战的是，这部分留空的位置附近，不方便走线，所以不止是 Footprint 被浪费了，周边的芯片面积也被浪费了，看上去就像是留下了很多不能用的孤岛。

2019 年的时候国产 hb 混合键合当时有几个问题没解决，一是 Hybrid Bonding 密度太低，二是 Footprint 太大了，第三是 relay buffer（IO buffer）功耗很高，跨逻辑芯片通信并不划算。

由于受限于前面的三个限制，必须把模块之间解耦合，两颗芯片之间通信是越小越好，同一个模块是不能拆到两个逻辑芯片上的，举个例子，一个 CPU，它的 L1 L2 L3 缓存必须放在一起，不能拆到两个逻辑芯片上，否则 L3 到 L2 的通信太密集了，带宽是受限的。

实际上第 2 个和第 3 个是同一个问题。从华为公布的这个数据上来看，这个问题它是解决了。具体使用了什么样的创新器件结构，目前还没有公开。

这里画了示意图例子，来解释华为解决了一个什么问题，左图中红色地方的面积是留空用的。这会导致芯片一部分面积被浪费，并且也限制了 HB 的密度。

下面分析这个技术对 CPU 设计的影响。

实际上他没有公开这个具体的架构改进，不过我猜测 CPU 高概率是这么做，CPU 的 L3 单独放在一颗芯片上， core /L1/L2 cache 放在另外一颗芯片上，由于 L3 cache 被挪出去了，所以 core 和 L3 cache 都可以变大一点，这会大幅度降低 L3 的 latency 和 Miss rate, 并且增强多核通信带宽。这对性能核（P 核）性能提升会很大。

知乎用户 8and24 发表

里面好多沸腾分子。

我不太懂，但是我就针对这个评论里面的一点 “「韬定律」提出以「时间缩微」替代「几何缩微」，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进”。

这提问人发文不严谨理解有问题，还是其他？

从时限效率入手能提升晶体管密度？？？？？

物理学不存在了？

还是说，已经掌握了三体科技？

说句减少晶体管之前信息传播的时间，提升传递效率不就行了。

再自创个时间常数，然后逻辑折叠，能不断 “提升晶体管密度”？

这是什么天顶星科技？

请之前的知乎里茫茫多的芯片大神跟我科普一下，这种物理规则是如何被颠覆的。

评论区 2 个朋友说，按照他们的解释和我的理解，就是两点：

1. 物理堆叠，平面空间被限制，我提升立体空间，在不能突破制程的情况下，通过物理堆叠提升我的晶体管数量，这个华为在做了，没毛病；

2. 提升晶体管之间信息传输的速率，也就是说 “系统性降低时间常数（韬τ）”。

是不是用大白话说就是这样？各位大手子来看一下。

这样看，题主引用的这个解释就是明显把大白话往玄幻里说呗。

知乎用户 文命​ 发表

具体技术路线现在还没看到，但是端出来这么一个东西代表着前些年狂吹的光刻机大概率是没办法搞出来了

如果真的能搞定，就没必要弯道超车了

知乎用户 简单粗暴 发表

此时此刻我只想高歌一曲：

洋装虽然穿在身，我心依然是中国 “芯”。

我的祖先早已把我的一切。烙上中国印。长江，长城，黄山，黄河，在我心中重千斤。无论何时，无论何地，心中一样亲。

这是我炒股以来，单日最大金额收益。

还记得这句话吗？“就算给全套图纸，中国也造不出光刻机！”

试问还有什么爽剧逆袭剧本，比中国芯片突破更爽的呢？

知乎用户 滑稽者 发表

听说新工艺芯片是 mate90 先上？为了以防万一翻车，mate90 出的时候大家先别买，让我替大家先踩雷！不用感谢我！

知乎用户 初代开山怪​ 发表

下半年就能发布 238 亿晶体管密度 /3.1Ghz 的麒麟，可喜可贺可钦可佩。

刚买的还没捂热，下半年又得换机搞一台。

知乎用户 不吃鱼的招财猫 发表

mate80 用户表示很难绷，本来以为 90 跟 70 一样只是小迭代……

话说回来，这个τ定律有点怪的感觉，从新闻来看意思应该是：通过工程上的创新，可以在工艺落后的情况下达到与先进工艺相同的τ，也就是达到相同的电路速度。但我确实很好奇逻辑电路堆叠该如何达到这个效果，毕竟跨层通信时延是不低的。

三更：去看了论文，手机 SOC 部分大概是把原本一个 compute die 做在 top tier（顶层）和 bottom tier（底层），通过合理分区达到大部分连线在层内，少量连线在层间，以避免跨层互联的延迟影响速度，并且减少单 die 时连线过长带来的延迟增加问题（即减少τ），也就是把一个逻辑 die“折叠”。不过华为这个设计可能更激进，有可能把同一个模块（如 CPU）都放在两个层。然后通过冗余设计达到互联故障率小于 100ppm。并且跨层设计还能减少线长。

简单总结就是：

二更，补一下发布会图和与 TSMC 与其他厂家的对比。

更新一些今天会上讲的内容：

提到的 case 是基带上一个 DSP 和 SRAM 之间距离缩短。

讲了已有的 3D 堆叠技术，顺便一提，会上讲了新麒麟的芯片是 50000K 连接。

技术路线的对比

好奇这用的是什么求解器，ansys？

XPU 性能和能效，左边这个根据演讲人的解释是相同功耗下的性能。

知乎用户 等风来 hhh 想要赞 发表

有没有大神列一下具体是哪 381 款？

这个基于「韬（τ）定律」，hw 过去六年已成功设计并量产了 381 款芯片，

听上去像是没那么需要最新制程的光刻机，这样也能解释 hw 为什么能等效先进制程了？

感觉很合理，且听龙吟！

知乎用户 酸菜熊 发表

那些 “提头来见” 的，果然是真的。

那些嘲讽派，此刻换话术了，“既然是 6 年前的，为啥今天包装成突破性的技术开始宣传”？

果然是那种，你有技术你拿出来啊，丝毫不考虑保密，只要拿不出来就是没有。

当你成功迭代几年，论文也发了，就成了 “几年前你突破了不拿出来，现在拿出来是何居心？”

知乎用户 啥都要知道​ 发表

不好意思，我看到这个第一反应是希望中国某些企业有一点点大局观，有点家国情怀，不要等 2030 年突然接入所谓成熟供应链，宣布自己的芯片从 201 几年开始研究，十多年来不断内部迭代，最终站在了世界之巅诸如此类的，成为洋人之下我最强的狠角色

希望华为能做好内部技术保密工作，可以开放共赢，但是不要让自己辛苦研究的东西成为别人的嫁衣，否则人家拿到很多时候只会把你踩在脚下啊！

别安排什么采访，参观啥的，这种太危险，防人之心不可无啊

希望中国半导体真的能站起来~

知乎用户 Orlando Yang 发表

半年前从我们大学老师嘴里得知我们学校在跟华为一起研究逻辑电路堆叠技术。老师暗示我们这个技术特别牛，研究出来可以跟上目前先进制程。

当时觉得很牛掰，真信了，思来想去找了个位置买了几股中芯国际。今天暴涨已赚嘛

对了，我们学校是广东著名窝工大学 (被美国制裁版) 但是不推荐各位报考集成电路，因为据说华为不招我们了 hhh，被抛弃了这一块

但是作为学生，知道自己学校破双非能做这个项目还是很高兴的哈哈哈。顺便问一句教育局，都这样了还不给我们双一流?

知乎用户 图森 发表

拭目以待，且听龙吟~

知乎用户 旁听 发表

纯外行，不懂原理，但充满期待。

期待中国技术上的突破

期待知乎上华为黑们的表演

知乎用户 momo 发表

很多人对这个误解了。

韬定律实际上对应的是摩尔定律。

摩尔定律：芯片上的晶体管数量，每 18–24 个月翻一倍；性能跟着翻倍、价格大致减半。它并不是物理定律，是经验规律 + 行业目标。

当前由于芯片的物理制程越来越趋于极限，摩尔定律已经不适用了，从 3nm 转入 2nm，同样面积的晶体管数量只增加了 1.1 倍，成本增加远超过晶体管数量增加的比例。

华为现在提出的韬定律实际上遵循了第一性原理，回归了芯片的本质，芯片的本质就是信号的处理，时间越快越好，你用各种工艺能够实现都可以，而不一定以追求芯片的工艺密度，这为指导下一步的芯片设计提供方向，替代已经失效的摩尔定律。

这只是设计方面的指导标准，最终衡量芯片标准还是要看运行速度和效能。

补充韬定律:

τ缩放没有通用的缩放系数，而是应用特定：

功耗受限的移动设备：α≈1.3×/ 年（每代τ降低 30%）

安全关键的自动驾驶系统：α≈1.5×/ 年

AI 工作负载：α≈10×/ 年（吞吐量直接对应经济价值）

对比摩尔定律：芯片上的晶体管数量，每 18–24 个月翻一倍；性能跟着翻倍、价格大致减半。它并不是物理定律，是经验规律 + 行业目标。

知乎用户 西门吹牛 发表

今天朋友问我买不买韬定律的股票，我说不买。

他问我为什么不买，我说滑伪只会吹牛逼，我炒了这么多年股，滑伪概念个个都是坑。

知乎用户 小牛​ 发表

这事首先得承认——不是编的。何庭波确实在 5 月 25 日在 IEEE 的 ISCAS 2026 上做了 keynote，论文也实打实挂到了中科院预印本平台 ChinaXiv 上。华为过去六年被锁死在无法拿到顶级 EUV 的处境里，憋出来一套 “我不跟你卷制程了，我卷延迟和系统协同” 的打法，这个底层逻辑是站得住的。

但问题就在 “定律” 这两个字。

τ说白了就是时间常数，τ=RC，高中电路就学过的东西——信号在一条线上跑多快，取决于电阻和寄生电容。进入深亚微米之后，业内谁不知道互连线延迟早就把晶体管本身的开关延迟盖过去了？台积电搞低 k 介质、搞 CoWoS、搞 SoIC 3D 堆叠，英特尔搞 Foveros，英伟达的 GPU 本质上也是靠 die 之间疯狂优化互联…… 大家几十年都在跟 R 和 C 较劲，只是没人把它包装成 “我发现了新定律”。

摩尔定律之所以叫定律，是因为它本来就是个经验观察——戈登 · 摩尔看了几家公司的数据，画了条线，后来整个产业自发往那条线上对齐了，才变成了 “定律”。它不是摩尔注册了专利或者宣布 “以后都听我的”。

华为这次干的事，本质上是抢命名权：“摩尔那条路走不通了，好，现在我来定义后摩尔时代的坐标系。” 这个名字还特意选了 “韬”——你要说没有叙事考量，没人信。

那华为到底有没有干货？

有，而且得分开看：

• LogicFolding（逻辑折叠）把关键电路从平面摊开改成垂直堆叠，走线短了→RC 延迟降了→论文里给的数据是同节点密度 + 55%、能效 + 41%。如果这个数据经得起拆（等秋天那颗麒麟出来第三方一测就知道了），那就是真实的封装 / 架构增益，不是嘴炮。
• 华为真正强的其实是全栈捆绑能力——海思设计、自己终端出货、自己云业务吃算力，软件 / 架构 / 芯片可以一起拧着调。这点英伟达做不到（纯 fabless），英特尔理论上能做但执行力拉胯。这条路上华为确实有积累。
• 但 “381 款量产芯片” 这个数你得打个折扣。六年 381 款听起来吓人，但这里面一大堆是同一平台的不同 SKU、不同频段的基带、各种 IoT 和电源管理小芯片——不像你想的那样 381 颗旗舰处理器，华为自己也说覆盖了 “千行百业”，说白了良莠不齐，而且外界没法独立审计。
• 至于 “2031 年等效 1.4nm 密度”——这是 roadmap 预测，不是承诺。半导体行业里 roadmap 吹牛不算新鲜事，台积电自己也年年画到 2030 + 的节点路线图。

现在最靠谱的做法就是等：秋天那颗麒麟出来，有人拆封装、跑 benchmark、测能效曲线，比一万句 “定律” 都有用。 如果到时候数据撑住了，可以承认华为硬；撑不住，“韬定律” 就会变成又一个精美的企业宣传品。

End

知乎用户 熬粥大帝 发表

我宣布，发表「翔（x）定律」，使用哄蒙技术将（翔）无限压缩，形成黄金。 堪称物理史上最大突破！

知乎用户 王小板儿 发表

真是扬眉吐气呀！

七年前制裁刚落地的时候，有人说华为撑不过三年。七年后的今天，华为的何庭波站在上海的国际会议上，平静地说了一句：“半导体行业的未来属于开放合作。”

这话很客气，但客气后面的意思，在场的人，都听懂了。封锁了七年，我们没倒下，还走出了一条你们都没走过的路，现在这条路，写成了定律。

从备胎一夜转正，到自己在全球芯片行业写规则，这一次该轮到我们出牌了。以后芯片怎么造，全世界多了一条路，这条路，中国人修的。

不仅如此，华为另外四大科技突破同样具有划时代意义：

1、鸿蒙操作系统

2、麒麟芯片

3、昇腾 AI 芯片

4、手机直连卫星系统

查了一下，华为去年的研发费用是 1923 亿元，这些钱真的没白花，鸿蒙操作系统，经过几年的更新，发展，早就摆脱了安卓底层架构，让我们有了自主独立的全场景系统生态。

麒麟系列芯片和昇腾算力芯片，不同的用途，发挥的作用一样巨大，在智能设备领域，AI 领域，都让中国有了火种和与英伟达、高通、三星、英特尔进行竞争的能力。

有意思的是，韬定律发布这天，美国参议院正忙着推新法案，要继续收紧对华 GPU 出口。黄仁勋公开站出来反对，他不是突然变成好心人，他看明白了：你越封，替代越快。英伟达专门为中国市场做的降配版芯片，中国企业已经不买了，华为昇腾，正在一口一口吃掉英伟达在中国的 AI 算力市场。制裁之前，华为舒舒服服当着台积电的大客户、高通的合作伙伴，制裁把这条路封死了，反倒逼出来一个没路就自己修的华为。美国以为卡住光刻机，就卡住了中国芯片的命门，他们忘记了中国人在被卡脖子上，从来就没妥协过。

最后就是手机直连卫星，这项技术是华为通信能力的具体展现，为未来地空一体化探索了方向，想象一下未来 6G 时代，乃至更远的太空时期，地面和空间站直连通信，华为的技术必定占据一席之地。

知乎用户 momo 发表

建议友商 mi 定律 推动一下，不能落后

知乎用户 Tiara 发表

有些人见到就开始哈气，还有些人见到就开始狂吹。我的评价是两边都收收味，华为自己都说了秋季的新麒麟就会搭载技术，有巨大提升，那等几个月不就好了，现在急着表态是做什么呢

知乎用户 Erwin Rommel 发表

典型的 “每个字都认识，连一起完全看不懂”

有种高考做古文阅读理解的赶脚

我猜，不明觉厉的不光我一个

知乎用户 看客 发表

英特尔提出的 摩尔定律 不是定律

而是战书

英特尔可以做到 “当价格不变时，集成电路上可容纳的晶体管数目大约每经过 18 到 24 个月便会增加一倍，性能也随之提升一倍。”

而跟不上的，那就去死

当然，英特尔现在做不到了

知乎用户 重拳出击 发表

：感觉好安静，网上也没有友商的人，和车圈差别真大

：是啊，大概是把经费都调过去了

：不过那些已经不重要了

：你的心情真好

：那是当然的，芯片一直在进步，中芯国际也在努力着，我也要加油才行

：没错，我们至今为止所做的一切，并非全部木大，今后也是，只要我们不停下脚步，道路就会不断延伸。。。。

知乎用户 九制乌梅 发表

侧面说明国内 EUV 光刻机研发进展缓慢，逼得华为另辟蹊径，要找别的办法提升性能。

知乎用户 喯你怎么了 发表

做实了搞不定纳米制程，只能走曲线技术路线了。等效 1.4 纳米。。。2 纳米的才量产，会不会有 1.4 纳米的芯片目前还难说呢，你等效啥呢？要是硬气自己发明一个单位，干嘛用纳米呢。

这个什么定律更是莫名其妙，定律是指经过大量观察、实验或逻辑推导后，被验证为普遍成立的规律。这明明是个技术路线，和定律有什么关系。

知乎用户 唐律疏议 发表

这下明白中美会谈为啥不叫华为去了吧？

除非你想把懂王当雷蒙多整

也不得不感叹，我米发布玄戒之后，国内半导体产业果然取得了跨越式进展

我米是芯片之光

知乎用户 传统异能大宝 发表

这本质上是一种抽象问题的能力。

打个不恰当的比方，比如说修高铁，老外的描述是什么呢？这个桌子得是怎么样，椅子得是怎么样，窗户得是怎么样，它的轱辘得是用什么，发动机用什么，轴距标准…，这个叫高铁。

到了中国这里，高铁被抽象成了：火车，快，稳，调度准，有空调。没了。

至于那些次要的部分不是它的「本质」，可以慢慢来。

引进必要的技术后，就盯着这些深度抽象的指标先把东西做出来，检测皮实，然后大量复制，边复制边运营边改进，快速做到某种极致甚至超维的优势，这就是中国的道理。

总而言之：我高度抽象你这个东西是干嘛用的，完了我也弄一个，至于怎么实现的你别管。

新能源车，ds，短剧，张雪… 等等所有的一切，道理大差不差都是这样。

弯道超车的前提是高度抽象，而高度抽象抓「本质」的能力是中国人的一种可能自己都没感觉到的相对优势，或许得益于广泛而高质量的理工科教育。

知乎用户 时间飞快要珍惜 发表

更想看到专业枯燥的专业解读。不能全用描述文字，最好有数字，有推理。

知乎用户 WitnessPass 发表

我定义 A 为 B！

知乎用户 One Higo 发表

很喜欢这句话：
华为这次的 “韬(T) 定律 " 操作，属于典型的“老技术穿新马甲，硬说自己发明了衣服”。

说白了，就是把芯片行业里用了十几年、英特尔、AMD、苹果、英伟达天天都在玩的关键路径优化、逻辑重构、时序收敛这些常规操作，集中打包了一下，然后郑重其事地取了个高大上的名字一 - 韬定律，再: 拿到国际会议上一宣布，仿佛中国半导体界突然开天辟地了一样。

这就好比:

，你把 “早睡早起身体好” 包装成“何氏健康定律”，然后宣布“颠覆了西方睡眠医学”。

· 或者把 “多运动少吃垃圾食品” 命名为“华为健身定律”，声称领先全球健身行业。

最尴尬的地方在于: 在被制裁、制程严重落后的现实下，华为急需一个精神支柱和宣传抓手。于是就把 “别人早就玩得飞起的东西” 包装成自己的理论成果，既能给内部打鸡血，又能给外面讲故事，说“我们走出了自己的路”。

这不是技术创新，这是叙事创新。
以上来自 AI，绝非中国国籍人员恶意编写。

知乎用户 momo 发表

只要西方断供 cad 软件，一切都会好起来的

知乎用户 转子发动机 发表

没什么影响

无论是韬定律还是桃定律

做不出来就是做不出来

证明了马前卒的一贯正确

知乎用户 太懒了 发表

为了下半年继续高价卖等效 8 淦 2，营销部门终于又祭出造词儿的绝活

知乎用户 挖洞的 simon 发表

我说这玩意就跟盘古大模型，方舟编译器一个性质。

在造名词搞噱头，做不出先进制程的光刻机，就依靠搞外围的改进来提升性能，这是一个什么新鲜的理论吗？我就是说，难道人家以前造芯片的工程师，全是傻子吗，就不懂在卷制程之外，提高其他能改进环节的性能吗？就全都抛那不管了，这违背基本的逻辑。

纯碎就是为了卖手机，前期先吹一波，等糊弄过去了，手机也就卖的七七八八了。

我至今记得当年麒麟 990 上市的时候，水军和自来水那叫一个吹啊，真是拳打脚踢骁龙 865，性能比不过，就吹优化，吹调教，吹软实力，吹 ai npu，是不是跟现在这个玩意似曾相识？制程搞不过就吹外围弯道超车，那时候整个媒体一片狂欢，根本没人敢提出异议，结果这么多年过去了，打不过 865 就是打不过，真相迟早是会显露的。

而且又是经典的等同，到 2031 等同 1.4nm 制程，这让我想起了 emmc + 花的调教等同于 ufs，智驾 l2.9999999999 等同于 l3 了

知乎用户 梦仙忙着在思考 发表

鉴定为，菊花又在自创新名词，忽悠傻子。

想起了之前两个 14nm 堆叠等于一个 7nm 的笑话。

再说个笑话，上一代麒麟 9030 的性能评测根本不让放出来，甚至极客湾都做完视频了，也发不出来，但私下透露出来的性能也就骁龙 8gen1 互有胜负。

下面正经说一下这东西为什么是个笑话。

多层 die 打孔堆叠，是个很早就有并已经广泛使用的技术，并不是新鲜东西，也不是菊花搞出来的。

多层 die 垂直叠放一起，不仅能让 2D 的芯片编程 3D 结构，缩小表面积，而且可以用垂直过孔互联，大大缩短通讯延迟。

目前常见的有 CPU 领域的 AMD 锐龙 7000 和 9000 系列中的 X3D 型号：

把大容量 RAM 颗粒直接堆叠在 CPU 核心 die 上方，让 CPU 缓存容量更大且延迟也降低。

但带来的问题就是 X3D 型号往往更容易积热，因为发热大户计算 die 和散热底座之间隔了一层 RAM die，导热率下降。

所以在高性能芯片领域，X3D 这种堆叠设计应用并不多。

而在其它发热不高的领域，堆叠设计就很常见了，比如现在的闪存颗粒几乎都是 96 层甚至 144 层堆叠的，直管感觉就是闪存芯片封装往往很厚：

而在内存领域，现代海力士在 2013 年就搞出了 HBM 内存颗粒，首次应用在 AMD R9 Fury 系列显卡上：

而现在，AMD 和 NV 两家的 AI 计算卡上，几乎都标配 HBM 显存，高带宽是当下 AI 时代的必备品。

但是芯片堆叠技术基本只应用于内存和闪存这种功耗发热低的 die，一颗 HBM 内存或一颗闪存颗粒，功耗最高也就 1W 级别。但如果把 CPU+CPU，或者 CPU+GPU 之类发热大户们互相堆叠，那对于散热来说将会是灾难。不是 Intel、AMD、台积电、三星之类厂家没技术做，而是这么做出来的芯片因为散热问题性能会很差。

知乎用户 炼金术士 发表

理论极限 vs 实际

注意看原图左下角的注释：注意看原图左下角的 Note 注释： 注意看原图左下角的 Note 注释： 第一行公式：这叫理论接触栅间距（）单元密度。它指的是在最理想状态下，晶体管紧挨着排布的绝对极限值。第一行公式：$Density=2CPP×cell height$ 这叫理论接触栅间距（CPP）单元密度。它指的是在最理想状态下，晶体管紧挨着排布的绝对极限值。第一行公式： $\text{Density} = \frac{2}{\text{CPP} \times \text{cell height}}$ 这叫理论接触栅间距（CPP）单元密度。它指的是在最理想状态下，晶体管紧挨着排布的绝对极限值。

第二行公式：这叫实际设计利用率。因为芯片里必须要留出空间给供电网络、信号过孔（）、缓存和时钟树第二行公式：$DDesign=Density×Design Utilization (60\%\sim75\%)$ 这叫实际设计利用率。因为芯片里必须要留出空间给供电网络、信号过孔（Via）、SRAM 缓存和时钟树第二行公式： $D_{\text{Design}} = \text{Density} \times \text{Design Utilization (60\%\sim75\%)}$ 这叫实际设计利用率。因为芯片里必须要留出空间给供电网络、信号过孔（Via）、SRAM 缓存和时钟树

物理算术揭晓： 标注的 238 MTr/mm² 是第一行的理论极限。我们代入第二行的真实工程利用率算一下：

下限：² 上限：² 下限：238×0.60=142.8MTr/mm² 上限：238×0.75=178.5MTr/mm²下限：238 × 0.60 = 142.8 MTr/mm² 上限：238 × 0.75 = 178.5 MTr/mm²

**142 ~ 178 MTr/mm²，这是台积电 5nm (N5) 到初代 3nm (N3B) 的真实 SoC 混合密度区间。**台积电在 2020 年发布的 A14（5nm）（实测约 134 MTr/mm²）。

继续加油!

知乎用户 fddddd 发表

这就是米乎，424 万人热议，半导体行业的重磅消息，连个热榜都上不了。

小米拉黑了两个第三方空调安装师傅，连挂两天前三热搜。

到底谁是千亿营销呀？

知乎用户 晓晓龙雨 发表

简而言之：西方搭起了半导体领域的马其诺防线，中国选择从阿登森林绕过去了。

知乎用户 Iskander 发表

没学过半导体，但是华子这芯片一个能出八种（是不是可以叫华生八子？）现在还要两片叠一块，良率得拉稀成什么样我都不敢想

要不是最近看 b 站华子平板测评，都不知道华子现在这么抽象了

知乎用户 小沐沐沐沐沐沐沐 发表

是我的阅读理解有问题，还是滑伪想蹭别人的概念？

定律是指经实践验证、反映事物在一定条件下发展变化的客观规律的论断，是客观规律的概括，具有客观性、普遍性、必然性等特征。在科学哲学中，科学定律还需具有可证伪性。定律在科学研究中提供理论基础，在技术领域支撑发明创造，并能解释现象和预测发展趋势。

知乎用户 momo 发表

不看广告看疗效，演讲还说秋天会有这个技术的手机芯片上市，到时候看看效果就知道了，在那之前都是纸上谈兵，要是像玄界 O1 那样吹的可牛逼但是产生不了实际应用，那就属于瞎吹牛逼，归根到底还是要看实际应用。

知乎用户 zhirenzhifu 发表

感觉不如蛟龙龙晶

知乎用户 aiiiiii 发表

看到这条新闻感觉是微电子出身的架构人狂喜，未来果然还是协同创新的时代，被大模型取代的速度会慢一点哈哈哈。

舆论的第一反应大多停留在” 中国版摩尔定律” 的口号化解读。但要看清这次发布的真实含义，必须先做一次产业类比的精细化校正，但个人暴论是，韬定律真正对标的是 2018 年后被工艺拖累的 Intel 所摸索出的” 三条腿” 应对策略。

巅峰期 Intel 依赖 Tick-Tock 节奏，制程每两年一代，架构在新制程基础上迭代。这个模式在 2015 年之后彻底失效——10nm 延期、7nm 跳票，Intel 不得不重构整个技术战略。它的应对动作可以拆成三条腿：

第一条腿，架构端的异构化——P-core + E-core 混合架构（Alder Lake 起在主流桌面端铺开）、Thread Director 调度、把通用计算与专用加速器混合编排。

第二条腿，工艺端的非几何创新——PowerVia 背面供电（18A 引入）、RibbonFET 环栅晶体管。这些都不再依赖几何缩微，而是改变器件结构本身。

第三条腿，也是最关键的一条腿，封装端的立体化——EMIB（2.5D 桥接）→ Foveros（3D 逻辑堆叠）→ Foveros Direct（基于 hybrid bonding 的无凸点直连）。

回头看韬定律的四级协同优化体系——器件层、电路层、芯片层、系统层，与 Intel 组合拳非常类似。这次创新成分不多，更多是中国第一次定义自己的产业方法论。Intel 做这套是因为工艺优势丧失后的不得已，华为做这套是因为工艺优势从未拥有过的主动选择。前者是补丁，后者是路径。

一、 RC 积

要理解韬定律的技术内核，必须回到一个最基础的电路常识——τ = RC

时间常数 τ 是电阻 R 和电容 C 的乘积，决定了信号在导体上传播的延迟。芯片性能的本质瓶颈，从来都不是晶体管开关本身有多快，而是信号在互连线上跑得有多慢。当晶体管尺寸缩到 5nm 以下，互连线的 RC 延迟在关键路径中的占比早已超过 50%。换句话说，几何缩微在物理上已经无法继续解决性能问题——它甚至在加剧问题：线越细，电阻越大；线越密，电容越大。

韬定律提出” 以时间缩微替代几何缩微”，本质上是承认了这个物理现实，并把优化目标从晶体管尺寸转向时间常数 τ。这是一次思路上的根本转变，不再追求做得更小，而是追求信号传得更快。

具体的实现路径是四个层级的齿轮咬合：器件层，电路层，架构层，系统层。比如逻辑折叠在电路层的效果，会受到器件层晶体管 RC 特性的约束，也会反过来影响芯片层的指令调度策略和系统层的散热预算分配。

这种跨层耦合，其实并不新，但我对其中的 SRAM 比较感兴趣。大容量 SRAM 对 AI 推理这个当前最大算力市场的重要性，或许是逻辑折叠真正的产业落点。LLM 推理的瓶颈是内存带宽而非算力，整个执行流程绝大多数时间花在等数据从 HBM 搬到计算单元。一颗高端 AI 芯片上多颗 HBM 的总带宽通常在 3 到 8 TB/s 范围，片上 SRAM 可以做到几十 TB/s，差了一个量级。模型权重越大、context 越长、batch 越多，HBM 这一关就越窄。多 batch 长上下文场景尤其难，因为 KV cache 随 batch 和 sequence length 线性增长，一个 70B 模型在 32K 上下文、batch 8 的场景下 KV cache 接近 80GB，远超任何片上 SRAM 容量，必然要走 HBM。这时候片上 SRAM 越大，每次从 HBM 搬上来的权重和激活就能被复用更多次，attention 计算的访存命中率越高，整体吞吐越快。Groq 的 LPU 完全不用 HBM、只靠 230MB 片上 SRAM 跑推理就是这个思路的极致版本，Cerebras WSE 在单晶圆上做出 44GB SRAM 也是同一逻辑。

逻辑折叠对大 SRAM 频率和密度的双重提升，恰好对应这条路径上的核心瓶颈。长线长的大 SRAM 阵列折叠后 bitline 和 wordline 缩短一半左右，bandwidth 上限和容量同时改善，这是 V-Cache 那种 “额外叠加” 做法换不来的物理收益。Ascend 系列在 2027 年之后如果能用上完整逻辑折叠，最大的受益不是 compute 算力，而是片上 SRAM 容量翻倍带来的有效内存带宽提升。

二、Hybrid Bonding

如果说四级体系是韬定律的方法论骨架，那逻辑折叠就是它的工程核心。首先看看传统 3d 堆叠的 TSV 与 hybrid bonding 的差距。

具体的技术参数对比如下：

**密度：**一颗 7nm 逻辑芯片每平方毫米有约 90M 晶体管，传统 μbump 一平方毫米只能提供几百个 I/O。把两层逻辑用 TSV 连起来，I/O 完全跟不上层间数据交换需求，做不到一颗逻辑芯片的不同功能块分布在两层。这就是为什么 TSV 只适合 memory-on-logic（HBM、V-Cache）这种” 层间通信局部化” 的场景（虽然严格来说 V-Cache 工艺层面是 logic-on-logic，但华为这个感觉在包括了这个概念的基础上，更偏 compute-on-compute）

**时延 / 频率：**韬定律的本质是降低 RC 时间常数。TSV + μbump 的串联寄生 RC 往往比 hybrid bonding 高一个数量级以上。如果折叠后的关键路径要穿过 TSV，那” 折叠缩短的走线” 省下来的延迟，可能还不够填 TSV + μbump 引入的延迟坑。这也是对这项技术最大争议的地方一般来说 3D 堆叠会降低频率，但这里反而提升了，依靠的就是系统级别减少延迟和 hybrid-bonding 的引入。

**功耗：**SerDes 驱动 μbump + TSV 的 pJ/bit 功耗远高于 hybrid bonding（典型情况差 5–10 倍）。在手机 SoC 这种功耗约束极强的场景，TSV 方案根本不可能” 完整采用逻辑折叠”。之前读过一篇北京大学孙老师的论文，讨论 hybrid-bonding 在边缘端的应用探讨，拿了 ISCA 2025 best paper。

还有一笔账其实是这次华为披露中最值得展开的，BEOL 适配账。何庭波在演讲中点出一个工程原则，混合键合间距与顶层金属间距的比值要控制在 3 以下，越接近 1 越好。当前顶层金属间距约 720 纳米，对应混合键合间距需要控制在 2 微米以内。这个原则解释了一个很多人忽略的问题，为什么 TSMC SoIC 的 6μm pitch 对 V-Cache 够用，但对 compute-on-compute 的逻辑折叠却不够。V-Cache 上层是 SRAM，金属布线密度不需要那么高，6μm 比 720nm 大约是 8 比 1 的比值，勉强能接受。但 compute-on-compute 折叠时两片 die 都有 720nm 级别的密布金属，比值必须降到 3 以下，所以 hybrid bonding pitch 必须做到 2μm 以下。这也是为什么华为这一组 2μm / 1.5μm / 6μm / 0.5μm 的数据组合，从工程意义上看是自洽的，不是随便选的几个数字。

三、国产产业链分析

我们在工艺上落后，但在先进封装上其实还是很强的。在 hybrid bonding 这件事上，中国不是追赶者，而是早期定义者之一。和之前的 deepseek 一样，这一次的技术发布本质上依靠的是中国全面产业链和部分环节的突破。

代表性玩家是长江存储（YMTC）。据法国专利分析机构 KnowMade 的数据，YMTC 在 2017 年至 2024 年 1 月间公开了 119 项 hybrid bonding 相关专利；相比之下，三星电子尽管 2015 年起就开始申请，到 2023 年底也只有 83 项，SK 海力士只有 11 项。这是一个值得反复强调的数据——它意味着 hybrid bonding 的专利护城河目前是中国企业领先的。三星已经传出将向 YMTC 许可 hybrid bonding 专利用于生产下一代 NAND，SK 海力士也在跟进谈判。中国厂商被韩国巨头反向许可的局面，在半导体领域极为罕见。（或许中国厂商在存储方面真能弯道超车，爆破美股 hhh / 狗头）

技术层面，YMTC 的 Xtacking 已经做到第四代。2025 年初开始出货的第五代 NAND 采用 Xtacking 4.0 架构，达到 294 层。2025 年 YMTC 还与 CXMT 合作推进 HBM 的 hybrid bonding 应用——这意味着该技术正从 NAND 领域向 DRAM / HBM 延伸，且节奏与全球同步。我就是做这个领域的，同样的，读过北大孙广宇老师的很多论文，其中有很多没公开的部分感觉就是和这些商业公司合作。

然后也当杠精探讨一下一些可能的缺陷。

第一个差距是应用场景的跨度。Xtacking 是 W2W 的存储用 hybrid bonding，bond pitch 在数微米到十微米级别，主要承载 NAND cell 阵列与外围 CMOS 之间的连接，每平方毫米的 I/O 数远低于逻辑芯片折叠所需。这次华为披露的 2μm 量级 bond pitch 用于 logic-on-logic，应用要求比 NAND 的 hybrid bonding 严苛得多，热应力、寄生参数、良率叠乘三个维度都更难。从 NAND 的成熟经验跨到逻辑芯片不是简单的工艺移植，而是几乎重做一遍工艺窗口验证。

第二个差距是设备环节。全球量产级 hybrid bonder 几乎全部来自 BESI 和 ASMPT。中国本土在精密对准、CMP、清洗等子环节有进展，比如华卓精科、盛美等，但完整的量产级 W2W hybrid bonder 还没有国产化对标产品。好在这两家设备厂商目前都还能向中国客户供货，BESI 和 ASMPT 不在最严苛的出口管制清单上。

第三个差距是验证。华为这次披露的 sub-2μm hybrid bonding 数据来自演讲披露而非同行评审论文或第三方拆解报告。等麒麟 2026 秋季发布后，TechInsights、SystemPlus 这类第三方机构的 die shot 分析才是真正的对账时刻。在那之前所有判断都应该带上 “华为声称” 这层修饰。

如果数据属实，国产 hybrid bonding 是少数中国在专利、规格、应用经验三个维度同时具备世界级能力的领域，缺的是设备整机的国产替代。如果数据存疑，那麒麟 2026 实测结果会给出最终答案。无论哪种情况，hybrid bonding 都是中国半导体目前最不被卡脖子的技术杠杆，这是判断韬定律可行性的关键支撑点。

四、散热

本人还有一个暴论，韬定律落到具体产品有一个反直觉的判断需要点出。逻辑折叠在边缘端手机的落地，比在云端 AI 加速的落地反而更顺。

这与多数人的直觉相反。通常的认知是云端有更好的散热条件，应该是先进技术的首发场景。但工程现实恰恰相反。

云端场景的代表是 Ascend 910、920 以及未来更高型号。单芯片功耗 300 到 700W，液冷可用，板级散热设计自由度高，散热条件看起来很优越。问题在于 hybrid bonding 把两层逻辑叠起来后，局部功率密度直接翻倍，从典型的 1W/mm² 跃升到 2W/mm² 以上。顶层 die 的散热路径要穿过底层 die 或经过 TSV 网络，热阻显著恶化。解决这个问题需要背面液冷，类似 TSMC 正在研究的 micro-channel cooling，或者嵌入式微通道封装，或者只折叠低活动率的 die，比如片上 SRAM 和 I/O 控制器。这些方案目前都还在研究或早期工程阶段，量产门槛比 hybrid bonding 本身还高。云端反而不是逻辑折叠的最佳首发场景。

边缘场景的代表是 Kirin 2026 这一代麒麟手机芯片。整机 TDP 4 到 8W sustained，被动散热，热预算极紧。表面看起来更难。但手机芯片的瓶颈是性能功耗比而非绝对功耗。韬定律的核心价值是在不缩小尺寸的前提下降低 τ，对应到工程结果就是用更短的关键路径在更低主频下达到同样性能。这对功耗是直接利好。

进程代差最大的也是手机 SoC。SMIC 的 N+2 对台积电 N3 是 1.5 代左右的差距，这是华为最需要用折叠补工艺的地方。散热的应对策略是非对称折叠，把 SRAM、cache、ISP、modem 这类低瞬态功率密度的 block 叠在 CPU 或 GPU 上方，而不是 compute-on-compute。这种冷模块在热模块上的布局既能利用 hybrid bonding 带来的密度提升，又能把热密度的恶化控制在可接受范围。

这套策略其实 AMD 已经在 V-Cache 上验证了四年左右。AMD 把 SRAM die 精确居中放在 CCD 的 L3 区域上方，避开两侧产热的 CPU 核心。Kirin 2026 大概率走的是同一条路，只是被叠上来的不限于 SRAM。如果华为这次的 sub-2μm bond pitch 真能稳定量产，那它在堆叠选择上的灵活性会比 V-Cache 高一个数量级，因为更细的 pitch 意味着可以折叠的功能块种类更多。

因此我猜测，Kirin 2026 选择完整采用逻辑折叠技术作为首发，从工程经济学角度是最合理的选择。进程代差最大、性能瓶颈最痛、热密度问题相对可控、出货量足够摊薄良率风险。Ascend 反而要等到 2027 到 2028 年配套散热方案成熟才能用上完整折叠。何庭波说未来十年走向全面折叠，前几年大概率是手机先行，云端跟进。

五、从技术到人

前面五节都在分析技术怎么做，这一节要谈人怎么变。韬定律的四级协同体系对芯片设计行业从业者究竟意味着什么。我的判断是它会加速芯片设计师群体的分化，而这场分化的分水岭恰好就是大模型能不能替代的临界线。

过去三年大模型对芯片设计的渗透速度超出多数人预期。NVIDIA 的 ChipNeMo、Cadence Cerebrus AI Studio、Synopsys DSO.ai 这些工具已经把 RTL 代码生成、EDA 脚本编写、bug 摘要、testbench 生成、floorplan 探索这些环节大幅自动化。据 Cadence 公开数据，Cerebrus 在某 SoC 块上已经实现把芯片面积缩小 5%、功耗降低超过 6%。新推出的 Cerebrus AI Studio 声称能把 SoC 交付加速 5 到 10 倍。学界更激进，2025 年发表的 ChipSeek-R1 已经在尝试用层次化强化学习训练专门用于 RTL 生成的 LLM，并在部分基准上声称超越人类设计师。

这些 AI 工具有一个共同特征，它们都擅长边界清晰、目标函数单一的优化问题。RTL 生成的 spec 边界清晰，正确性可由 testbench 验证。Floorplan 优化的 PPA 目标可量化。时序收敛的约束明确，搜索空间结构化。验证的覆盖率指标可度量。这些任务恰好是过去十年芯片设计行业新增就业的主力，大量年轻工程师在做的就是这些。

韬定律所要求的能力恰好是反过来的，跨层级、目标函数模糊、决策影响远端的判断。这个 block 该不该折叠，要权衡时延收益、热密度恶化、良率代价、EDA 工具链成熟度。折叠之后物理实现的关键路径会变成什么样，需要在 architecture 层面就预判 backend 后果。灵衢总线的协议如何与本芯片的 cache coherence 协同，这需要同时理解 chip 内和 system 间的语义。散热预算被打破后是回退架构还是改封装，这是一个商业、工艺、设计的联合决策。芯片工程师这个 skill 不仅需要细心来战胜 llm 幻觉，更要担流片失败的责任（bushi

这类决策目前没有任何大模型能够稳定地做对。原因不是模型不够大，而是这类决策需要在没有明确目标函数的情况下做跨域 trade-off。这是 LLM 当前能力曲线最陡的地方。你能给它一份 spec 让它写代码，但你无法给它一个既要又要还要的多目标问题让它做架构判断。

韬定律不只是中国芯片的产业战略，也是芯片设计师个人的能力战略。它要求的全栈意识恰好与抵御 LLM 替代所需要的能力维度高度重合。这不是偶然，反映的是同一个深层产业逻辑。当摩尔定律红利消退、几何缩微让位于系统协同，能驾驭系统协同的人本身就成为了系统中最稀缺的部分。韬定律既是中国半导体对抗工艺封锁的方法论，也是芯片设计师对抗 AI 替代的方法论。

最后，虽然接收率有点高，ISCAS 确实是好会呀，有东西是真的分享 / 狗头。

知乎用户 钱包鼓鼓​​ 发表

5 月 25 号，上海，IEEE 的国际电路与系统研讨会。这个会是什么级别呢，全球搞芯片的学术圈和产业圈最核心的一帮人，IEEE Fellow，各大芯片公司的技术掌门，都在场。

华为半导体业务部总裁何庭波走上讲台。她平时在圈子里有个外号叫「芯片女皇」，说话滴水不漏的那种人。但这次，她上来就放了个大招。

一张幻灯片打在屏幕上，三个字，「韬定律」。

现场先安静了两秒，然后快门声就炸了。

不是发布一款新芯片，不是公布一个新架构，而是发布一条定律。在半导体行业六十多年的历史上，能被称为「定律」的东西，一只手数得过来。摩尔定律，登纳德缩放定律，黄氏定律。每一条都定义过一个时代的方向。

现在，第四条来了。而且，这是中国人第一次在这个领域提出来。

我当时看到这个新闻的时候，第一反应不是「华为牛逼」，而是「等等，这玩意到底在说什么」。

因为半导体这个领域，门槛太高了，高到大部分科普文章读完之后你只知道「好像很厉害」，但不知道「到底厉害在哪」。

所以我花了一整天时间，把何庭波的演讲、华为官网的发布、同步发表在 SCIENCE CHINA Information Sciences 上的论文、以及国内外十几篇解读文章全啃了一遍。

啃完之后我只有一个感觉，这个思路，太妙了。

不是那种「技术上突破了一点」的妙，是那种**「换了个维度看问题」**的妙。

先说一个所有人都知道但很少有人真正理解的事，摩尔定律，快跑不动了。

1965 年，英特尔创始人戈登 · 摩尔在一个行业杂志上写了四页纸，说集成电路上的晶体管数量大约每两年翻一番。没有数学公式，没有严密推导，就是一个工程师的经验直觉。

但这条直觉，框定了整个半导体产业六十年的发展方向。

怎么实现呢？核心就一件事，把晶体管做小。

晶体管越小，同样面积上能塞的越多，信号从一个晶体管跑到另一个晶体管的时间也越短，芯片就越快。28 纳米，14 纳米，7 纳米，5 纳米，3 纳米，2 纳米，一路狂奔。

这条路叫「几何缩微」。

但问题来了。晶体管已经小到几个纳米了，一个纳米大概就是几个原子排成一排的宽度。再往下缩，量子隧穿效应就出来了，电子会不受控制地「穿墙漏电」，晶体管关都关不住。

这是物理墙。

还有经济墙。造一条 3 纳米芯片的生产线，投资近 200 亿美元，全球能跟进的工厂只剩两三家。2 纳米节点单颗芯片的设计费超过 10 亿美元。

所以现在的情况是，一边微缩的收益越来越小，一边 AI 和大模型对算力的需求还在指数级往上冲。这个剪刀差，就是整个行业最焦虑的事。

后摩尔时代，芯片怎么继续进步？所有人都在找答案。

华为给出的答案是，别再盯着「尺寸」了，开始盯着「时间」。

这就是韬定律最核心的转变，以「时间缩微」替代「几何缩微」。

听着有点抽象对吧，我打个比方你就懂了。

把芯片想成一座城市。晶体管是楼房，信号是在城市里跑的车。

摩尔定律的做法是，把每条路修窄，楼挨着楼盖，车从 A 点到 B 点的距离短了，通行时间就短了。这就是「几何缩微」。

但现在的问题是，路已经窄到车都过不去了，楼距再窄也没意义了。

韬定律换了个思路。路不用再变窄，楼距不用再缩小，而是重新设计整个交通系统，修高架，设快车道，优化信号灯。车跑得更快了，城市的运作效率照样能提升。

这就是「时间缩微」。

在电路理论里，τ（希腊字母，念「韬」）代表时间常数，就是信号从一种状态切换到另一种状态需要的时间。τ越小，电路切换越快。

过去摩尔定律降低τ的办法是，晶体管变小，电路变短，τ自然变小。韬定律反过来，不执着于把晶体管做小，而是从器件、电路、芯片到系统，多层面协同设计，把τ本身压下来。

说到命名，这其实是个很妙的双关。

物理上，τ是时间常数，指向技术路径。中文里，「韬」是韬光养晦的韬，指向华为过去六年的处境，不声张，但一直在前进。

一个名字，两个维度。

那具体怎么做呢？华为拿出来的核心技术叫「逻辑折叠」。

传统芯片的电路布局是二维平面的，信号在平面上左冲右突，很多时间花在了走线上。就像你在单层仓库里取货，得横跨几百米。

逻辑折叠做的事，就是把平面上的关键逻辑路径「折」起来，纵向叠放。就像把单层仓库改成多层货架，上下移动几层就够，动线缩短数倍。

信号传输的物理距离大幅缩短，RC 延迟骤降，晶体管密度和性能自然就上去了。

但这只是电路层面的一个抓手。韬定律构建的是一个贯穿器件、电路、芯片到系统的四层协同优化体系。

器件层面，优化晶体管和互连的电阻及寄生电容，从物理底层压缩τ。

电路层面，逻辑折叠突破平面布局，缩短关键路径。

芯片层面，「软件、架构、芯片」全栈协同设计，基于实际工作负载调配指令流和数据流，让芯片只算必须算的东西，减少无效开销。

系统层面，定义了「灵衢总线」，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，让数据在不同计算单元之间交换时不再「堵车」。

四层不是线性组合，是像齿轮一样咬合在一起。

到这里你可能会想，理论听着不错，但落不了地就是 PPT。

华为这次最狠的地方就在于，它不是先有理论再做产品，是先做了六年产品，再总结出理论。

何庭波在演讲里给了一个关键数字，过去六年，华为基于韬定律的思路，已经设计并量产了 381 款芯片。381 款，不是实验室样品，是在通信、计算、终端、车载等各个领域实际运行的产品。

今年秋天要发布的麒麟 2026 芯片，是逻辑折叠技术的首次完整落地。具体数据是这样的，在固定器件节点上，晶体管密度从 155 MTr/mm² 提升至 238 MTr/mm²，提升 55%。性能核心能效提升 41%。最高主频 3.1GHz。数据路径占用面积减少 55%。

注意，这些收益全部是在没有依赖新制程的情况下实现的。

简单换算一下，相当于在半代制程升级都不到的物理条件下，实现了超过一代半的性能跨越。

远期目标更激进，到 2031 年，基于韬定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。注意是「等效」，不是真的用 1.4 纳米工艺，而是通过时间缩微加逻辑折叠，让成熟制程跑出先进制程的性能。

到 2035 年，AI 系统领域的硬件集成度预计增长超过 100 倍。

你可能会问，这么厉害的思路，为什么是华为先做出来，而不是英特尔、台积电或者三星？

这个问题其实比韬定律本身更有意思。

英特尔和台积电是摩尔定律的既得利益者。英特尔的 IDM 模式，台积电的代工模式，都深度绑定在「几何缩微」的路径上。当你的核心商业模式就是「把晶体管做小」，你很难提出「不把晶体管做小也能提升性能」的定律。

这就像一个靠卖石油发家的国家，很难主动去推动新能源革命。

华为不一样。2019 年美国制裁之后，先进制程的供应被切断了。台积电不能代工了，EUV 光刻机买不到了。华为被迫在制程受限的条件下找新路。

2023 年 Mate 60 搭载麒麟 9000S 回归，用的是 7 纳米工艺。此后 9010、9020 持续迭代，能效稳步改善。这些芯片不是靠先进制程堆出来的，是靠架构创新和系统优化挤出来的。

何庭波在演讲里说了一句很耐人寻味的话，「外部环境的变化，逼着我们换了一条赛道。回头再看，那条别人定规则的老赛道，我们不一定非要走到黑。」

她没点明是谁，但懂的都懂。

去年 6 月，任正非接受人民日报采访时说过一段话，「我们单芯片还是落后美国一代，我们用数学补物理、非摩尔补摩尔，用群计算补单芯片，在结果上也能达到实用状况。」

现在回头看，这几乎就是对韬定律的预告。

**「用数学补物理」，这六个字就是韬定律的方法论内核。**物理上做不到更小的晶体管，那就用数学方法，架构设计、算法优化、系统协同，来弥补物理上的不足。

被逼出来的路，反而走出了新方向。

在半导体行业六十多年的历史上，真正称得上「定律」的东西，一只手数得过来。

摩尔定律，1965 年，英特尔创始人戈登 · 摩尔提出。核心是几何缩微，把晶体管做小。

登纳德缩放定律，1974 年，IBM 研究员罗伯特 · 登纳德提出。核心是电压和尺寸等比例缩减，功耗密度恒定。2005 年前后失效。

黄氏定律，2018 年左右，英伟达 CEO 黄仁勋提出。核心是 GPU 的 AI 推理性能每年翻一番。更像是趋势描述。

韬定律，2026 年，华为何庭波提出。核心是时间缩微，系统性降低时间常数τ。

何庭波在论文里写了一句话，「τ缩放是自登纳德缩放以来，首个能够贯穿整个计算架构、建立统一优化目标的技术准则。」

这句话的分量很重。登纳德缩放建立了「功耗密度恒定」的优化目标，指导了行业三十年。韬定律建立了「特征时间常数τ系统性缩减」的优化目标，覆盖从皮秒级晶体管开关到秒级数据中心任务处理，跨度 12 个数量级。

它不是在摩尔定律的老路上走得更快，而是换了一条路。

当然，韬定律不是没有争议和风险。

最大的问题是，逻辑折叠的具体技术原理华为还没公开。381 款芯片的量产数据是强有力的验证，但学术界和产业界对「逻辑折叠到底怎么实现、物理极限在哪、其他企业能不能复制」这些问题，仍然有疑问。

还有可复制性的问题。韬定律的四层优化体系需要从器件到系统的全栈协同，这在华为内部可以实现，因为华为从芯片设计到操作系统到终端产品到通信设备，几乎拥有完整的 ICT 产业链。其他企业没有这种全栈能力，很难照搬。

国际接受度也是个变量。一家中国企业在当前地缘政治环境下提出的新定律，能否获得全球半导体行业的广泛采纳，存在不确定性。何庭波在演讲结尾强调「开放合作」，正是对这一挑战的回应。

以及，韬定律目前仍处于早期阶段。「到 2031 年等效 1.4nm」是目标，不是已实现的事实。半导体行业的历史上，不缺看起来美好但最终未能兑现的技术路线。

这些风险都是真实的。但即便如此，韬定律的意义依然不容低估。

韬定律的真正分量，不在于它能不能完全替代摩尔定律，而在于它证明了一件事，中国半导体不仅能追赶既有路线，还能尝试重新定义下一代芯片的演进逻辑。

过去半个世纪，全球半导体的游戏规则一直由美国企业制定。摩尔定律是英特尔提出的，登纳德缩放是 IBM 提出的。制程节点的命名，性能迭代的节奏，别人定调，别人领跑。

中国企业一直处于「追赶者」的位置。7 纳米追 5 纳米，5 纳米追 3 纳米，永远在后面跑。

韬定律换了个思路。既然在别人的赛道上追不上，那就换一条赛道，而且在这条新赛道上，我来定规则。

从「拼制程」转向「拼设计、拼架构、拼系统优化」。这恰恰是中国半导体产业的相对优势所在。中国有全球最大的工程师群体，有最强的系统集成能力，有最完整的终端产业链。在「系统级创新」这个维度上竞争，比在「极致制程」这个维度上竞争，中国有更大的胜算。

5 月 25 号韬定律发布当天，A 股半导体板块集体爆发。中芯国际涨超 10%，寒武纪涨超 8%，科创芯片 ETF 近 30 个交易日累计涨幅超 45%。

市场在用真金白银投票。投的不是韬定律本身，投的是「中国半导体有了自己的技术路线」这个判断。

写到这里，我想聊一个更深层的东西。

韬定律的故事让我想到一个命题，创新从哪里来？

传统的叙事是，创新来自自由探索和资源充裕的环境。硅谷的车库，斯坦福的实验室，充足的 VC 资金。

但韬定律提供了一个反例。创新也可以来自约束和压力。不是「因为自由所以创新」，而是「因为被逼所以创新」。

这其实不是新鲜事。二战催生了雷达和核能，冷战催生了互联网和 GPS，日本半导体封锁催生了韩国的三星。压力，约束，突破，这是一条被反复验证的创新路径。

但韬定律的特殊之处在于，它不是一项具体的技术突破，而是一个范式级的框架创新。它不是「在老路上走得更快」，而是「换了一条路」。

这种范式转换，通常需要既有范式的红利彻底耗尽才会发生。而华为因为外部制裁，提前经历了这种「红利耗尽」的处境。

就像进化生物学里的「隔离进化」。当一个种群被地理隔离后，反而可能演化出全新的物种。华为在半导体领域的「地理隔离」，催生了韬定律这个「新物种」。

有时候，被关上一扇门，反而会逼你找到一扇窗。

这大概也是「韬」这个字最深的含义。韬光养晦，不是认输，是在积蓄力量。厚积薄发，不是等待，是在准备换道。

六年前，华为被切断了先进制程的供应。六年后，它带着 381 款芯片和一条新定律回来了。

何庭波在演讲结尾说，「未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。」

这句话听着像客套，但我愿意相信它是真诚的。因为韬定律要成为真正的产业定律，不能只锁在华为的实验室里，它需要全球半导体行业的共同验证和采纳。

从摩尔定律到韬定律，从「做得更小」到「跑得更快」，从空间到时间。

一个字的改变，背后是整条赛道的切换。

大时代啊，朋友们！

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知乎用户 拳王 2022 发表

笑死。2020 之前预测最早 2026 最迟 2027 实现 EUV 工艺。

而现在，2026 马上下半年了，才爆出处理器数据。根据 PPT 数据，今年麒麟 9050 大幅提升，可以说是不比 EUV 工艺的增幅程度低。

有一说一，我都已经对今年麒麟性能增长不抱大希望，特别是都已经下半年了，还没有泄露任何消息。所以已经做好 9050 略微增长的预期了。

但没想到今天直接放出炸弹。9050ppt，晶体管密度做到 238MTr/mm2，直接一步追上 EUV 工艺的台积电 3nm。

预测过程是错的，结果全对了

我不知道为毛这问题热度那么低。

最起码今年麒麟 9050 就是等效 EUV 工艺，与台积电 3nm 一样了。时间差距一下只缩短到只有一年多。

对全球格局，半导体格局来说，影响都是巨大的。

更重要的是什么？重要的是工艺路线的突破沿着韬定律可以把密度做到 400。

这意义比国产 EUV 更高，因为 EUV 是已经实现的路线，也可以预期国内马上能用上。

当然，对于一些人来说，突然天都塌了，两眼一黑，不知所言。

不可能，造假，骗人，这么牛逼怎么可能是华为搞出来………

海思掌门人开的发布会，都已经放出麒麟 9050 的 ppt 了。这群人还在自我安慰。也是给我看乐了。

只能说挺牛逼的

还有，我怀疑原计划是不是打算 5 月 15 号开的发布会？纪念日嘛

川普来了才改的日子

知乎用户 黄黑黄 发表

「韬定律」提出以「时间缩微」替代「几何缩微」，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

这八股文风令人作呕！

知乎用户 Mr. 磨叽 发表

什么牛鬼蛇神都来了，咱也不说太多，三个月见分晓，到时候牛鬼蛇神们别哭就是了。华为现在实力未开就已经杀穿市场了，等三个月后别哭着喊一枝独放不是春。

华为牛逼

某友商死亡倒计时，低端卖不过，高端卖不动，只能 680 卖 2000，680 卖 2000 这样一直重复。

分析起来就是，畅享 90pm 低端卖爆（感谢友商投流助攻），高端设计引领苹果（友商自称华为偷了苹果两年前借鉴友商十年前的设计）。还没发力市场份额已经干到四分之一。

芯片已经开始正常迭代，下半年的 mate 更加残暴，友商该怎么办呢？名字加个 gt 价格翻倍吗？

知乎用户 熊熊很着急​ 发表

二流企业应用科学，一流企业发展科学，黑科技企业定义科学

知乎用户 张奇怪 发表

我来看第二次且听龙吟了，这次没有匿名了，请各位嗨购开始你们的表演

知乎用户 懒懒蛋弹棉花​ 发表

按华为的一贯德性，绝对是在吹牛，前排大神也有说，其实这个路径其他台积电三星都在做。其实就是把大家都在做的东西包装了一下。

不过就我用华为几个月来的体验来说，我又相信他们这个牛一定能吹成。

9030pro+ 鸿蒙 6 在日常的体验，我感觉跟 iphone17 已经差不多了。而 9030pro 的性能还不如骁龙 8gen3。

华为能把大家都在做的事情做好，也很强了。

毕竟那些大家，都不是自主可控的，本质上都是美国的。

之前有传言说下半年跳过 9040，直接上 9050，估摸着是真的。到时候看性能有多大提升。要是提升巨大，换 mate90pm 体验一下。

然后具体的实现机理，大家就别指望在知乎能看到了。就算华为想说，也会被国家摁住。

9030pro 的极客湾视频我都还等着呢！看这架势，估摸着要跟 9050 一起说了。

知乎用户 MOMO 发表

又在造新词了
【多重曝光】
【光刻工厂】

又在买热搜了

…………………………..

还是要关注国内兢兢业业干实事的半导体产业大佬看他们怎么说的

梁梦松

张汝今

尹志尧

朱一明

每一个另辟蹊径的道路，那它的劣势是什么呢？

知乎用户 实事求是 发表

单从文章上看，像是找到了三倍 70 度水倒一起，直接变成 210 度水的神秘方法？

但也没写怎么变的啊

（大号还要呢可不敢评论 hhh）

知乎用户 不是派蒙 发表

概念营销能力和友商能力最接近的一集，堪比来自贵州的水浇灌的稻米，饱腹感上升了 26.396%。

知乎用户 MapleOfTen​ 发表

先说结论再放完整分析。

3D，2.5D 都是老概念，包括 F2F 也是老概念，但是做出来，流出芯片，获得性能提升才是真本事。复杂 3D IC 的设计不是一种单纯概念和思路，这些东西十多年前就有了，华为表现出来的是一种能力，这牵扯到很多技术。这是物理设计的进步，这是 EDA 的进步，而不是很多人看不懂就反对的噱头。

1，是不是 3D 堆叠老路子？我要强调不是！看到有人不看好说这是国外走烂的老路子，mem on logic 和华为的 face to face 的 logic on logic 不是同样的设计难度，概念确实早就有了，但是新在 face to face，logic on logic，做到了流片和产品发布，这是工程上的落地实现和物理设计方法的创新。关于逻辑折叠的实现报告，之前有听过这种方法，这是第一次听说真正把逻辑折叠的芯片做出来。

2，这里面最大的创新在哪里？我觉得是在 EDA 算法和封装。更具体来说，把平时没人关注的物理设计的工程细节搬到台面上讲了，并且正是这些工程上的细节带来的实际的性能提升。这是在告诉大家，芯片设计不仅仅是架构设计和工艺演进，物理设计非常重要。

3，STCO 这次也是被搬到台面上讲了，作为在 ISCAS 会议中的演讲，是有相当的专业性的。STCO 本身是一个老概念，用在这里做协同优化，更是在探索工艺本身的优化边界。只能说过去的 2D 互连或者 2.5D 的互连还是局限性太强了，真正的 3D 的关键路径竟然能如此笔直地贯穿芯片的物理空间。

走出维度缩微的围墙——拆解华为 “韬（τ）定律” 与逻辑折叠的底层物理

2026 年 5 月 25 日｜IEEE ISCAS 2026 研讨会相关内容整理

今天（2026 年 5 月 25 日）华为在 IEEE ISCAS 2026 研讨会上正式发表的 “韬（τ）定律” 以及由何庭波署名的学术论文，在行业内引发了巨大的震动。站在深谙物理设计和 EDA 流程的从业人员视角，它直击了当前半导体演进的核心痛点——从单纯依赖 Foundry 节点的等比例缩微（Dimensional Scaling），转向以物理设计、先进封装与 EDA 协同的时间缩微（Time Scaling）。

引言：半导体行情的 “新风口”

近日，半导体板块迎来了一波强劲的行情，其核心催化剂源于华为正式提出的半导体演进新原则——“韬（τ）定律”。大众对这类新闻往往容易陷入两个极端：要么盲目高呼 “遥遥领先” 将其神话，要么认为这又是先进制程受限下的 “炒冷饭” 和营销噱头。

然而，如果从电路物理学和电子设计自动化（EDA）的底层逻辑来看，这其实是一次极其硬核的全栈算力系统工程突破。它不仅关乎工艺，更关乎物理设计方法学的权力翻转。

第一部分：解构 PPA——芯片性能并不是 Foundry 的 “独角戏”

要理解什么是韬定律，首先必须理解衡量芯片的核心指标：PPA（Power 功耗、Performance 性能、Area 面积）。

在过去几十年里，大众有一种根深蒂固的误区：以为决定 PPA 的只有两件事——前端架构设计得好不好，以及晶体管工艺制程是几纳米。工艺一升级，PPA 自然跟着提升，这被称为摩尔定律的 “免费午餐”。

但现实是，随着制程进入微观物理极限，线延时（Interconnect Delay）已经远远超越门延时（Gate Delay）成为限制芯片性能的第一杀手。在这个阶段，PPA 绝对不是一个静态的工艺结果，而是一个由物理设计（Physical Design）与先进封装强耦合、动态优化的目标函数。

物理设计的 “生杀大权”

在 EDA 工具和基础工艺固定的边界条件下，当 2D 或 2.5D 的系统架构确定后，后端工程师的 Floorplan（布局规划）、PDN（电源网络设计）以及时钟树综合（CTS）同样决定了芯片的生死。前端的逻辑设计（RTL）在数字世界里再完美，如果后端物理设计无法实现时序收敛（Timing Closure），芯片就无法跑在高频，甚至会因为走线过长、寄生参数失控而导致功耗崩溃。因此，物理设计的时序收敛方法学和灵活度，对最终的 PPA 产生着至关重要的影响。

第二部分：工艺受限下的突围：什么是 “韬（τ）定律”？

在先进制程红利放缓的背景下，如何实现实质上的弯道超车？华为给出的技术底层答案就是 “韬定律”。

这里的 “韬” 绝非虚无缥缈的汉字修辞，而是电路理论中极其关键的希腊字母 τ（Tau）——特征时间常数。在基础电路中，时延的核心公式为：

τ = R × C

其中 R 为电阻，C 为寄生电容。信号从状态 0 切换到 1 所耗费的时间 τ 越小，电路切换越快，芯片的主频和性能就越高。

**传统缩微范式：**通过把晶体管做小，让导线变短，被动地让 τ 变小。

**“韬定律” 的新范式：**不再将晶体管的 “物理面积” 作为唯一的物理缩微核心，而是将“时间（τ）” 本身作为跨越整个计算栈的统一优化目标。通过结构重构去主动压缩信号传播时延。

需要强调的是，韬定律绝不是 “绕过先进工艺” 的权宜之计，它是一套普适的方法学。它是基于现有工艺做结构与物理学的增量提升，这种技术一旦在相对成熟的工艺上跑通，未来同样可以无缝作用于更先进的制程工艺上，实现性能的二次叠加。

第三部分：逻辑折叠 vs 传统 3D 堆叠，为什么说它绝非 “炒冷饭”？

听到 “3D” 或“堆叠”，很多人会嗤之以鼻：“这不就是以前的 HBM（内存堆叠）或者把两个 Die 焊在一起吗？换汤不换药。”

这恰恰是低估了 “逻辑折叠（Logic Folding）” 的革命性。它与传统的 3D 堆叠有着本质上的断代差异：

逻辑折叠的本质，是为后端工程师在 Floorplan 和时序收敛上提供了升维的自由度。它不是简单地把两个做好的积木叠在一起，而是在画积木的电路图时，就用 3D 的思维把一条线折断、垂直连通，从而斩断了阻碍时序收敛的 R 和 C。

第四部分：用量产成果说话——为什么它绝对不是噱头？

**381 款芯片的无声实践：**华为披露，在过去六年的探索实践中，已经成功设计并量产了 381 款遵循韬定律逻辑的芯片，广泛覆盖了各种业务场景。

**令人瞩目的量产级数据：**在移动 SoC 领域，在完全相同的器件节点下，采用逻辑折叠技术实现了晶体管密度 55% 的阶跃式提升，以及 41% 的能效增益。在工艺不改动的前提下，仅靠物理设计和架构折叠就榨出了接近一个完整制程节点的红利。

**商用落地的确定性：**最关键的是，2026 年秋季即将面世的新一代麒麟手机芯片，将完整采用这一逻辑折叠技术。这证明该技术不仅在学术上可行，在良率控制、散热管理和成本控制等工程商业维度上，都已经完全成熟。

结语：后摩尔时代的 “新游戏规则”

正如论文所昭示的路线图：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

我们不需要陷入 “遥遥领先” 的口号式狂热，而应看到清晰的行业演进事实：摩尔定律并没有死，它只是换了活法。当 Foundry 晶体管微缩的脚步变慢，EDA 软件算法、后端物理设计与先进封装正在走向舞台的中央，成为接续半导体产业大厦的核心支柱。华为的“韬定律”，是一次用中国式的全栈系统工程思维，对后摩尔时代游戏规则的主动重构。

知乎用户 白蓝极速版 发表

论文明明很浅显，所以你们到底搞懂华为发布的韬 (τ) 定律到底是什么了吗

要理解华为在 2026 IEEE ISCAS 上发布的韬 (τ) 定律，首先要知道华为何庭波的论文 A Time Scaling Theory for Multi-Layer Electronic Systems 到底讲了什么

这篇论文没有什么高深的东西，你给任何一个微电子专业的本科生看都能看懂，但是显然网上学微电子的人太少了，所以我来说一下华为这篇文章到底讲了什么。

看论文首先看摘要。何庭波在摘要里已经很明显地写了，华为的 “时间缩放定律” 以及“逻辑折叠” 到底是什么，以及为什么有用，为什么要用。

For six decades, Moore’s geometric scaling drove progress in semiconductors. That industry compact no longer holds: returns from pure dimensional shrinking have flattened, leading-edge design budgets exceed one billion dollars per chip, and cost-per-transistor at the most advanced nodes is no longer falling. This perspective argues for a successor scaling principle — τ scaling —that adopts time itself, rather than transistor area, as the primary metric of progress, applying a single characteristic time constant τ as the unifying optimization target across twelve orders of magnitude, from a switching transistor to a data-center workload. Two production-scale demonstrations are presented. On a mobile SoC, LogicFolding — a methodology that partitions digital, analog, and memory circuits across vertically stacked active tiers — delivers a 55% stepwise increase in transistor density and a 41% power-efficiency gain at a fixed device node. On AI systems, a co-designed stack comprising the memory-semantic Unified Bus fabric, near-packaged Hi-ONE optical I/O, and edge-to-surface 3D Folding projects more than 100× growth in hardware integration by 2035.The deeper claim is methodological: τ scaling is the first scaling principle since Dennard to establish a shared optimization target across the entire computing stack.

开头的摘要老生常谈地抱怨了一下摩尔定律的失效，这在行业中已经不是什么秘密了。但是呢，我们华为为了能够继续推进半导体产业尤其是数字逻辑芯片的发展，提出了一个新的 “时间缩放定律” 来代替登纳德缩放定律，并且实现了晶体管密度 55% 的阶梯式增长，并在固定器件节点上提高了 41% 的能效。

那么，在了解时间缩放定律前，我们要先了解什么是登纳德缩放定律

登纳德缩放定律的核心观点是：随着晶体管尺寸的缩小，其电压和电流均会按相同比例缩小，从而使得晶体管的功率密度保持恒定；这意味着其功率消耗与面积成正比。该定律由罗伯特 · 丹纳德等人在 1974 年合著的一篇论文中首次阐述，因而得名。

摩尔定律指出，在微芯片上晶体管数量约每两年翻一番。再结合登纳德缩放定律，这意味着每焦耳的性能增长更快，约每 18 个月翻一番。

可惜的是随着晶体管尺寸逼近极限，漏电流与阈值电压无法再按照原有比例同速缩放。微小尺寸下难以控制的漏电问题导致芯片功率密度快速上升，于是该定律在 2006 年就已近失效了，这也是为什么 intel 公司在那几年放弃了冲刺高频的目标。

之后，各大逻辑芯片厂纷纷转向多核心的设计，但还是在默默推进摩尔定律的发展。可惜的是物理规律拦在前面，SCE 导致 MOSFET 里栅压对沟道的控制力越来越弱，为了解决这一问题，FinFET 和 GAA 应运而生。在这里我要澄清几个误区：各大先进制程 Fab 说的 N 几或者多少纳米的工艺，现在已经完全不等同于沟道长度了。毕竟隧道效应就在这里，不可能无限减小沟道长度的。

但是靠新的 MOSFET 结构没办法继续大福增加芯片的密度的。而且现在越先进的制程成本也越来越高，单晶体管制造的价格完全没办法继续降低，这已经背离了摩尔定律的初衷。

因此我们说，摩尔定律已经失效，现在已是后摩尔时代。

那么，华为在这篇文章里提出的时间缩放定律，到底能不能推进 IC 的发展呢？

当然能，而且这也不是华为一拍脑门想出来的，世界上数得上号的芯片厂都在这么做。

为什么时间延迟，也就是τ这个物理量，这么重要？

因为时间延迟τ决定了 CMOS 数字电路系统的最大工作频率。

学过半导体的同学都知道，MIS 结构就是一个电容，MISFET 就是靠栅压对电容充放电来改变该晶体管的工作状态。而电路原理告诉我们，对电容充放电是需要时间的，对于 CMOS 数字电路来说，每个单元之间的传播延时 tp=ln2⋅CL⋅Reqt_p=ln2\cdot C_L\cdot R_{eq} ，其中 CL⋅ReqC_L\cdot R_{eq} 便是τ，即时间常数。

华为认为，既然靠摩尔定律增加晶体管密度已经很困难，那我们就别再继续盯着这一块了，我们现在的主要任务是优化时间延迟，减小时间常数，从而达到提升性能的目的。

Over the past six years, the author’s team at Huawei Semiconductor has investigated this question in silicon across mobile SoCs, AI accelerators, system fabrics, and packaging. The conclusion is that the answer lies not in another node, nor in another transistor architecture, but in a change of the primary optimization target itself. This perspective argues that the next decade of electronic system evolution should be guided not by geometric scaling, but by time scaling — the systematic reduction of a single characteristic time constant τ across every layer of the stack, from a transistor switching in a picosecond to a data-center workload responding in a second.

那么，如何减少时间常数呢？华为给出的方案是：LogicFolding（逻辑折叠）

Definition. LogicFolding is a design methodology that partitions digital, analog, and memory circuits across vertically stacked active tiers to jointly optimize performance, power, and area following the time scaling principle.
LogicFolding abandons the planar assumption. Critical-path gates are distributed across two (and eventually more) vertically stacked active tiers, connected through ultra-fine-pitch hybrid bonding. From the circuit designer’s perspective, the two tiers behave as a single continuous fabric, with cells distributed across the wafer boundary as if it were an additional metal layer. Signal wires become substantially shorter, parasitic RC decreases sharply, clock skew tightens, and the chip operates at a higher clock frequency at the same device node.

简单来说，就是放弃平面假设，而是将关键的单元布置在两个（或更多）个垂直堆叠的有源层上，通过超细间距混合键合连接这些晶片。“在电路设计者看来，这简直就和一块芯片一样”。

通过将芯片堆叠放置，来减少信号线的布线长度，这样可以显著地减小信号线的寄生电容电阻，降低传播延时，从而增大最大工作频率。

这种方式有没有很熟悉？没错，这种混合键合堆叠工艺最开始被索尼拿来制造背照式 CMOS 传感器。后来的 AI 芯片、HPC 芯片都通过这种方式来解决在高性能计算下显著放大的内存墙问题，HBM 和 3D-V Cache 便是这一工艺的产物。而现在大家用得最多的，长江存储的 Xtacking 多层 NAND Flash SSD 也是使用了该技术才能实现单片大容量的存储。除了芯片级的互联，系统级的片上互联也有。TSMC 的 CoWoS 技术让英特尔能够在自己先进制程产能不够的情况下让多种不同制程工艺的 Tile 像一整块芯片一样封装在一起，既缓解了产能压力，也能减少一点成本。

华为将该技术首次运用在手机 SoC 上，并提出：我们不仅可以单独将 SRAM 或 DRAM 这种存储区域进行 3D 堆叠化，我们还可以将逻辑、内存甚至模拟芯片堆叠在一起，并通过统一内存语义总线让 SoC 的每一个部分都能高效地访存，这样能够最大程度地减少时间常数，并能够解决 “内存墙” 的问题。这样的 3D 堆叠技术直接导致了华为下一代芯片最大工作频率的大幅度提升。

全文看下来，华为其实并没有提出什么惊天动地的全新的芯片设计逻辑，只是遵循第一性原理，通过堆叠式封装和超细间距混合键合的技术大幅缩减时间常数从而提升芯片的工作频率。这些技术本身都已经被验证过是可行的，效果拔群的，并且有望成为后摩尔时代让芯片性能更进一步的主要发展路径。

当然，这样的工艺在提升晶体管面密度和工作频率的同时也不是毫无代价。如果将如此高功率面密度的 Chip 堆叠在一起，散热会成为一个大问题。其次，超细间距混合键合工艺还是很复杂的，不知道计划堆叠不止一层 Chip 的华为，能不能压得住成本呢？

**总的来说，华为今天做的事，其实和行业大方向没有本质分歧。**除了将这一工艺用在自己的 SoC 上证明了该路径未来可期，也提出所谓 “τ定律” 来告诉业界，自己已经不再执着于特征尺寸的缩小，而是将缩小时间常数作为今后设计的目标。

所谓τ定律其实和摩尔定律一样，不是什么雷打不动的物理法则，更像是一个产业发展方向、蓝图，只对当下和不远的将来有指导作用，区别只是摩尔定律是英特尔提出，τ定律由华为提出而已。提出摩尔定律的英特尔其实并没有长久地维持霸主地位，那么τ定律的提出，会让华为更进一步吗？一切未知，静观其变。

本人并不从事数字 IC 和先进封装领域的研究，如果有错误希望能指正。

论文地址：https://chinaxiv.org/abs/202605.00224

知乎用户 飞行中的知猪侠 发表

在刚刚开幕的 ISCAS 2026（IEEE 国际电路与系统研讨会） 上，华为海思总裁何庭波发表了主题演讲。此次演讲的核心信息非常明确：在先进制程红利放缓的后摩尔时代，海思通过微架构、3D 芯片设计以及系统级协同，提炼出了一套名为 T-Scaling（时延缩放） （* 一些符号只能模拟输入了）的设计哲学，并展示了其在 Kirin 2026 上的商业化落地成果。

通过对会场曝光的几张核心幻灯片的串联分析，我们可以清晰地看到海思在底层理论、后端设计以及长期路线上的闭环布局。

一、 理论方法论：从单点制程走向 T-Scaling 全栈整合

传统半导体行业的进步长期依赖摩尔定律与登纳德缩放定律，即通过缩小晶体管物理尺寸来直接获得性能和功耗红利。然而，随着物理极限的逼近以及外部工艺环境的限制，单纯依赖制程缩小（即降低晶体管级时延 T 的边际效益正在递减，成本则呈指数级上升。

为此，海思提出了以总时延 T 为核心的统一缩放法则：

该理论指出，系统的最终算力表现与用户体验，取决于器件、电路、单芯片、系统级四个维度时延的叠加。海思展示的倒金字塔模型清晰地界定了从底层物理设备到宏观数据中心的 7 个层级。

其核心战略意图在于：当物理层面的 T tr 缩放放缓时，通过 DTCO（设计工艺协同优化） 与 STCO（系统技术协同优化） 来优化电路、单芯片和系统级时延。这一套全栈整合的设计哲学，构成了后续所有技术演进的理论基础。

二、 核心技术：电路折叠（Circuit Folding）的物理实现

在传统的 2D 芯片设计中，所有元器件和走线都铺在同一个平面上，导致芯片面积（Footprint）过大，且由于走线过长会引发严重的延迟和功耗问题。“电路折叠”的核心思想是通过三维（3D）空间上的垂直堆叠，把原本扁平的电路 “折叠” 起来，从而大幅缩短互连长度，提升集成度。

幻灯片从两个维度拆解了这一技术：数据路径 (Data Path) 和 时钟路径 (Clock Path)。

1. 数据路径优化——SkyBridge (空桥)

左侧部分展示了 “SkyBridge：基于顶层金属的数据高速公路”。

• 架构示意图：图中可以看到明显的双层（甚至多层）微芯片结构。传统的长距离信号传输（从 Transmitter 发射端到 Receiver 接收端）如果走底层，会穿越密集的晶体管区域，造成拥堵和延迟。

• 解决方案：SkyBridge 将主要的 “数据高速公路” 移到了顶层金属层 (Top Metals)。通过垂直的 中继缓冲器 (Relay Buffer) 和垂直互连，信号可以直接 “走高架桥” 跨越整个芯片进行高速传输，实现了水平与垂直的复合排列 (Horizontal & Vertical Arrangement)。

• 技术红利：

• 芯片面积缩减 >60% (Footprint Reduction>60%)：这是极为惊人的提升，意味着在相同的性能下，芯片可以做得更小、更紧凑；或者在相同尺寸内可以塞入更多核心。

2. 时钟路径优化——SkyClock (天空时钟)

右侧部分展示了 “SkyClock：自上而下的时钟配置”。

• 架构示意图：时钟信号（Clock）是芯片的 “脉搏”，必须绝对同步地送达到芯片的各个角落。图中展示了一个经典的 H 树 (H-Tree) 时钟分配网络。在这里，整个时钟树被放置在独立的顶层平面上，形成一个自上而下的扇出网络。

• 解决方案：通过在上方独立的层面上布置高效、对称的时钟网络，垂直向下向底层的各个逻辑计算模块（灰色方块）输送时钟信号。

• 技术红利：

• 后硅时钟偏斜调节 (Post-Silicon Clock Skew Adjustment)：芯片制造出来后，可以通过数字方式调节和校准时钟偏斜（Clock Skew），极大地提高了芯片对工艺偏差（PVT）的容忍度。

• 性能提升 >5% (Perf. Enhancement>5%)：时钟抖动和偏斜的降低，允许芯片运行在更高的主频上，带来直接的性能红利。

总结

何庭波展示的这套方案（SkyBridge + SkyClock），本质上是华为在先进封装 / 3D 芯片（Chiplet）领域对抗物理极限、延续摩尔定律的重要技术路线。

通过把 “数据传输” 和“时钟网络”这两个最吃面积、最容易产生延迟的物理结构抽离到顶层金属层进行 “折叠” 设计，华为成功实现了面积暴减 60% 且性能稳步提升的突破。这对于高性能计算（HPC）、AI 算力芯片等受限于功耗墙和面积墙的领域，具有重大的工程落地价值。

三、 微架构演进：高性能核心后端物理指标的深度改善

标题为 “Chip Folding: High Performance Processing Core” (芯片折叠：高性能处理核心)。

如果说前两张图分别论述了 “宏观架构理论” 和“麒麟芯片整片最终收益”，那么这张图则是深入到芯片最核心的 “高性能计算核心（CPU 大核）” 内部，从微架构和后端设计的物理指标上，解释了为什么 “逻辑折叠” 能带来如此巨大的能效飞跃。

以下是针对幻灯片中四个核心下降指标的深度解析：

1. 核心物理形态变化：从 2D 乱麻到 3D 立方

• 2D Design（左图）：展示了传统高性能核心的后端网表（Netlist）走线。可以看到，为了追求性能，核心内部的逻辑单元密密麻麻，信号走线像一团乱麻，横向跨度极大。
• LogicFolding Design（右图）：高性能核心被纵向 “对折” 拆分到了上下两层。通过数以万计的垂直微通道（3D TSV / 混合键合）进行层间极速互连，核心的占地面积直接减半，内部走线变得极短且井然有序。

2. 四大后端关键指标解析（全面暴跌的 “负面指标”）

下方的柱状图展示了四个在芯片设计中越低越好、直接决定能效和频率的硬核指标。灰色为传统 2D 设计，红色为折叠设计：

① 缓冲器数量 (Buffer Count) —— 暴跌 56% 📉

• 原理解析：在 2D 芯片中，由于信号传输距离太长，信号会发生衰减。为了保证信号正确传输，后端设计必须在长走线上疯狂安插 “中继器 / 缓冲器（Buffer）” 来放大信号。这些 Buffer 不干任何计算活，却白白消耗大量的面积和漏电流。
• 折叠收益：核心折叠后，长距离走线直接变成了 “楼上楼下” 的垂直微走线，信号传输距离缩短了大半，因此直接砍掉了 56% 的 Buffer。这是大核功耗和面积暴省的核心原因。

② 时钟偏斜 (Clock Skew) —— 降低 25% 📉

• 原理解析：时钟偏斜是指时钟信号到达核心内不同晶体管的时间差。偏斜越大，芯片越不敢跑高频（否则会导致数据错乱）。
• 折叠收益：得益于前文提到的 SkyClock（天空时钟） 3D 分配网络，时钟源在最顶层往下 “天女散花” 般均匀投送，使时钟偏斜降低了 25%。时钟更精准，芯片才敢把主频拉得更高。

③ 时钟树深度 (Clock Depth) —— 减少 42% 📉

• 原理解析：时钟树深度是指时钟信号从源头出发，经过多少级时钟缓冲器（Clock Buffer）才到达最终的寄存器。时钟树越深，时钟网络的自身功耗（占整颗芯片动态功耗的 30%~40%）就越大，且越不稳定。
• 折叠收益：3D 自上而下的配置让时钟直接 “直达” 底层，省去了大量中间层层转发的“关卡”，时钟树深度直接砍掉 42%。这直接引爆了能效比的提升。

④ 时钟线总长度 (Clock Wire Length) —— 缩短 28% 📉

• 原理解析：高性能核心内部的时钟走线总长度通常是一个天文数字。金属走线越长，寄生电容和电阻（RC 延迟）就越大，充电放电消耗的能量就越多。
• 折叠收益：通过 3D 空间内的网络收拢，时钟线总长度缩短了 28%。

总结

这张图用极其硬核的后端物理数据，闭环了解释了华为 Kirin 2026 的成功秘诀：

传统芯片架构师在 2D 平面里为了压榨性能，不得不塞入海量的 Buffer、忍受冗长的时钟树。而华为通过芯片折叠（Chip Folding），直接在物理空间上打破了这一恶性循环。

砍掉 56% 的 Buffer、缩短 28% 的时钟线、减轻 42% 的时钟深度，这些底层后端指标的 “暴跌”，最终兑现成了上一张幻灯片里展示的“大核能效拉高 41%” 的恐怖商用表现。这证明华为的 3D 芯片折叠技术已经深入到了微架构的骨髓，而不仅仅是简单的外部封装。

四、 实用商用芯片：落地成果与量产数据

幻灯片通过新旧设计对比和三大核心指标的量化柱状图，展示了华为在半导体工艺受限的情况下，如何通过设计架构实现 “弯道超车”。

1. 设计演进：从传统设计到 “逻辑折叠”

幻灯片上方展示了芯片设计架构的进化路径：

• 传统设计 (Conventional Design)：

• 2D Design（传统 2D 平面设计）：所有的晶体管和电路平铺在单层硅片上。

• Chiplet Design（芯粒 / 小芯片设计）：将大芯片拆分成多个小芯片横向拼接，缓解制造良率和成本问题，但仍是平面铺开。

• 3D Stacking Design（3D 堆叠设计）：开始尝试垂直堆叠，但通常只是简单的存储颗粒（如 HBM）或特定模块的堆叠。

• 逻辑折叠设计 (LogicFolding Design)：

• 对应右侧带金色垂直互连通道（TSV）的立方体示意图。华为将核心的逻辑计算单元、数据路径、时钟网络全面进行了 3D 空间的 “电路 / 逻辑折叠”。这不仅仅是物理上的上下堆叠，而是把电路逻辑在三维空间重新打散、重构，让信号传输距离成倍缩短。

2. 核心量化成果 (Kirin 2026 实测数据)

幻灯片下方的柱状图对比了 “传统 2D 设计 (Conventional 2D Design，灰色柱)” 与 “逻辑折叠设计 (LogicFolding Design，红色柱)” 的实测性能：

① 晶体管密度 (Density) —— 飙升 53.5%

• 数据：达到了 238 MTr/mm²（每平方毫米 2.38 亿个晶体管）。
• 解读：这是一个极为惊人的数字。在不需要依赖更先进制程的前提下，纯靠 “LogicFolding” 3D 折叠技术，晶体管的物理集成密度直接提升了 53.5%。这意味着在相同尺寸的手机芯片里，可以塞入远超以往的计算单元。

② 大核能效 (P-Core Power Efficiency) —— 提升 41%

• 数据：能效比（Power Efficiency）提升 41%。
• 解读：手机芯片最怕发热降低频率（烫手、降频、掉帧）。大核（P-Core）通常是耗电和发热的大户。通过折叠设计，上一张图提到的 SkyBridge（空桥） 极大地缩短了数据传输距离，由于电阻和寄生电容大幅减小，走线功耗暴跌，从而让大核的能效比直接拉高了 41%。

③ 最高时钟频率 (Max Clock Frequency) —— 提升 12.7%

• 数据：最高主频提升 12.7%。
• 解读：这得益于上一张图提到的 SkyClock（天空时钟） 技术。通过自上而下的三维时钟网络配置，消除了由于芯片面积过大导致的时钟信号不同步（Clock Skew），脉搏更稳、更准，因此芯片可以在安全的电压下冲击更高的主频，直接提升单核性能。

总结

这张幻灯片释放了一个极其明确且震撼的信号：

华为的 “Kirin 2026” 已经通过 LogicFolding（逻辑折叠） 架构成功量产落地。在外部工艺受限的背景下，华为通过极致的 3D 芯片设计与先进封装技术，榨干了现有工艺的每一滴潜力。

• 密度 + 53.5%、能效 + 41%、频率 + 12.7%，这三个数字叠加在一起，意味着新一代麒麟芯片在实际体验上（算力、续航、发热控制），完全实现了跨代式的巨大飞跃。现场台下密密麻麻举起拍照的手机，也反映了半导体业内同行对这项成果的极大关注。

五、商业落地与长期路线图：从 Kirin 2026 走向 5.0 GHz

上述所有底层物理指标的改善，最终在 Kirin 2026 以及海思的长期路线图（Roadmap）中得到了数据兑现。

从移动端产品的演进曲线上看，2023 年至 2025 年（Kirin 9000s 、9020、9030Pro），受限于客观工艺限制，芯片性能的提升曲线相对平缓，主要依靠微架构的局部微调。

而 2026 年成为了一个技术拐点。得益于逻辑折叠设计（LogicFolding）的首次商业化落地，Kirin 2026 在关键指标上实现了阶跃：

• 晶体管物理集成密度提升 53.5%，达到了 238 MTr/mm²。
• 高性能大核（P-Core）能效比提升 41%。
• 最高时钟频率达到 3.1 GHz（提升 12.7%）。

海思在此次会议上展示的 Circuits Roadmap，进一步公开了其直到 2031 年的长期技术规划。在维持单芯片面积（Die Size）$< 150\mm² 的主流手机芯片规格内，海思计划逐步推进频率与密度的双曲线演进：2027 年硅片目标 3.39GHz，2028 年设计目标 3.71GHz。其终极目标指向了 2031 年：在不需要盲目依赖更先进制程的前提下，纯靠 3D 架构迭代与系统级协同，将主频推向 5.0 GHz（密度达 400+ MTr/mm²），同时实现 30% 的成本降低。

六、 行业横向对比与未来的竞争格局

从整个半导体行业来看，通过先进封装和 3D 堆叠来跨越摩尔定律的墙，已经成为全球一线巨头的共识。将海思的 “电路折叠” 与市场上现有的主流技术进行横向对比，可以更清晰地看出其技术特点：

1. 现有主流 3D 封装技术对比

• 台积电 SoIC (System on Integrated Chips) 家族： 这是目前业内最顶级的 3D 芯片堆叠技术，利用无凸块（Bumpless）的混合键合（Hybrid Bonding）实现极高密度的垂直互连。目前主要商业化落地在高性能计算（HPC）和服务器芯片上（如 AMD 的 3D V-Cache）。台积电的路线优势在于工艺精度和良率极高，但目前在移动端（手机芯片）受限于散热与成本，尚未大规模普及。
• Intel Foveros 3D 技术： Intel 在其客户端处理器（如 Meteor Lake 及后续产品）中广泛应用了 Foveros 3D 封装，将计算、I/O 等不同工艺的芯粒（Chiplet）堆叠在基础底层上。其侧重点在于异质孤岛的垂直整合，以优化成本和制造灵活性。

2. 海思 “电路折叠” 的独特性

相比上述两家侧重于 “模块级别（Block-level）” 或“芯粒级别（Chiplet-level）”的堆叠，海思此次展示的 LogicFolding 更加激进。它直接在核心（Core）内部、逻辑单元与时钟网络级别进行 3D 拆分。这要求设计工具（EDA）与后端布线方案进行极深的重构。

3. 未来竞争与行业追赶趋势

由于海思开辟了这一明确的自主演进通道，市场上其他不具备类似全栈（设计 + 封装 + 系统）整合能力的芯片设计公司，未来可能会面临两方面的竞争压力：

• 架构追赶： 苹果、高通以及联发科等传统设计巨头，虽然拥有台积电最新先进制程的直接支持，但随着物理制程逼近 1nm 极限，他们同样需要加速向类似的真 3D 逻辑堆叠架构演进。未来的竞争将从单纯的 “比拼纳米数”，全面转向 “比拼 3D 架构微设计”。
• 供应链生态战： 3D 逻辑折叠需要设计端（EDA 工具）、制造端和先进封装端高度紧密的协同优化（DTCO）。海思的领先落地，意味着国内相关的先进封装产业线已经走通了高密度垂直互连的商用流程。其他竞争对手要实现同等深度的折叠，必须依赖台积电等晶圆代工厂提供更具性价比的消费级 3D 封装方案。

结语

海思在 ISCAS 2026 上展示的完整报告，本质上是向行业提供了一种以架构和系统创新对抗物理极限的确定性范式。Kirin 2026 的数据证明，通过 “电路折叠” 技术，设计端完全有能力在工艺窗口受限的前提下，通过空间维度的重构来压榨出下一代芯片所需的能效与频率。随着未来全球巨头在 3D 逻辑堆叠领域的集体跟进，半导体设计正式进入了真正意义上的立体竞争时代。

知乎用户 陈墨止损​ 发表

华为韬 (τ) 定律的技术路线，是为了应对美国制裁带来的三层技术枷锁:

1. 无法获取先进制程。

2. 无法获取新款 ARM 授权。

3. 无法获取高速 SerDes PHY。

基于此我有三个预测:

1. 2031 年前华为将以 RISC-V 构建自研指令集生态，消费及算力芯片完成主力迁移，ARM 仅作为兼容过渡。

​2. 2031 年前高端芯片 SerDes PHY 将实现 100% 自研闭环，从底层突破高速互联瓶颈。

​3. 今年 9 月 Mate 90 系列将首发基于韬 (τ) 定律的麒麟芯片，性能与能效将迎来跨代级爆发提升。

基于华为韬 (τ) 定律三大战略，未来最可能诞生大牛股的 4 大赛道

顺着华为突破三层技术枷锁的路线走，大牛只会出现在以下 4 个方向，优先级从高到低：1. RISC-V 全栈生态（长期主线，2026–2031 长牛）对应战略：主力芯片从 ARM 转向 RISC-V。受益细分：RISC-V IP 核、CPU 处理器、编译器与工具链、操作系统。一旦华为全面迁移 RISC-V，整条国产指令集生态会迎来史诗级爆发。

2. 高速 SerDes PHY & Chiplet 互联 IP（技术壁垒最高，隐形大牛集中营）

对应战略：彻底摆脱海外高速接口 IP 依赖。

受益细分：PCIe PHY、Die-to-Die 互联、高速信号链、Retimer 芯片。

这是国产芯片差距最大的领域，突破后空间极大。

3. 先进封装与 Chiplet（韬定律真正的核心基石）

对应枷锁：先进制程被锁死，靠逻辑折叠 + 封装换性能。

受益细分：2.5D/3D 封装、封装材料、基板、中介层。

Mate90 落地后，这条赛道会走出超级趋势牛。

4. 华为手机国产供应链（短期弹性最大，情绪龙头）对应战略：Mate90 首发韬定律麒麟芯片。受益细分：封测、射频、模拟电源、PCB 与半导体材料。属于事件驱动行情，爆发力强。

放弃争执，准备搞钱 。

AI 牛你错过了，存储牛你有错过了，这次韬牛你还打算错过吗？

知乎用户 谢君楼​ 发表

率先采用逻辑折叠技术的麒麟 2026 ：

• 晶体管密度暴涨 53.5%，达到 238MTr/mm²。
• P 核能效暴涨 41％
• 峰值频率大涨 12.7％

这性能提升的太夸张了。

关键预计到 2031 年，基于韬 (τ) 定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

这就是韬 (τ) 定律，用 “时间(τ) 缩微”替代 “几何缩微” 的威力。

通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

至于意义何在？对我们中国半导体产业发展有什么影响？

我们都知道，一方面半导体已经进入后摩尔时代，发展进入瓶颈。

另一方面，我们国家自主可控制程方面确实跟先进制程还有不小的差距。

而韬 (τ) 定律，是直接摆脱了原有赛道的桎梏，走上了另一条新的路径。

想想 3nm 制程上市量产 4 年之后，2nm 才提上日程，至今仍未大规模量产。

这或许会是既新能源汽车之后，又是我们国家换道超车，最终实现全球领先的领域。

真脑洞大开！格局打开！

知乎用户 鬼谋师 发表

感觉有些行业大佬写得还是太专业了，所以我写个更加通俗的版本。

不过毕竟通俗了，所以内容上难免会有一些不严谨和失真，还请见谅。

他这个韬（τ）定律，简单来说就是把 “路径” 缩短。

比如我们现在在一座办公楼里上班。

三层办公室每天都有大量文件需要送到二层。

传统的解决方案就是：由一位工作人员手持文件，走楼梯。把文件从三层办公室带到二层办公室。

而传统优化方案是：雇佣一位跑得更快的工作人员，完成上述步骤。

而韬（τ）定律的方案是：直接在天花板上掏个洞。这样文件就能直接丢下来了。

这个思路很直接，而且逻辑上说得通。毕竟这样传递文件，速度是最快的。

但并不是没人想过这个事，而是这个事解决起来有点麻烦。

首先你要技术上能够掏这个洞。其次掏完这个洞之后，你不能影响楼体承重结构啊。别到时候掏完这个洞，楼塌了。

就比如我们都知道，大楼的承重墙，一般都不能动。

你要动的话，就得从最开始设计的时候，做好这方面改动的相关计算和准备。

所以要按这套指导思想进行，整个产业链要配套改革。

具体来说，芯片设计、芯片制造，甚至每个环节的 EDA 软件可能都要跟着改。

何庭波表示：未来一定属于开放合作。在「韬定律」的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。

其实华为提出这个「韬（τ）定律」，更像是号召整个产业链团结起来一起改变。

毕竟华为很多产业链上的合作伙伴，并不是华为的全资子公司啊，所以并不一定会完全听华为的。他们也有很多 “传统”（相对于韬（τ）定律）客户要服务啊。

知乎用户 旷野​​ 发表

τ 它在物理和电路设计里是一个非常基础的概念——时间常数，本质上就是电阻乘电容（RC）。

一个信号从晶体管栅极传到漏极、从一个逻辑门跑到下一个逻辑门，都要消耗时间，主要被 RC 这一对冤家拖累。导线越细，电阻越大；导线靠得越近，寄生电容越大。当工艺从 7nm 缩到 5nm、再缩到 3nm，几何尺寸是变小了，但 RC 并没有同比例下降，互连延迟在某些维度上甚至在恶化。

所以这几年高端芯片有个尴尬现实就是晶体管数量翻倍了，但单位频率没怎么涨，能效红利持续走低。摩尔定律承诺过晶体管数量翻倍，从来没承诺过性能翻倍。性能这件事，最后是τ在决定。

行业里早就有人在喊类似的口号。IBM、Intel、台积电的论文里反复讨论过”Beyond Geometric Scaling”——超越几何缩微。台积电的 DTCO（Design-Technology Co-Optimization）和 STCO（System-Technology Co-Optimization）做的就是这个方向。Intel 18A 上的 PowerVia 背面供电，本质上也是为 RC 优化让路。

所以这个时间缩微不是华为发明的概念，华为做的事情是把这条第二曲线，提前推到了主线位置——这一步全行业都在走，区别只是华为这次走的够大。

逻辑折叠到底是什么

逻辑折叠这个词，我觉得是整条新闻里最有信息量的一个。

何庭波那篇署名论文里，有几句话非常关键：

麒麟 2026 芯片基于全新的自由逻辑设计理念，由单层扩展至了双层，并实现晶体管密度等指标的大幅提升。
未来十年，LogicFolding 有望从局部关键路径折叠扩展到全规模多层（最多 6 层），从而释放 30% 的高级布线资源。
2026 到 2035 年，晶体管密度预计将提升至 400 MTr/mm² 甚至更高。

可以看出的是逻辑折叠不是把整颗 CPU 从一层叠成两层的简单堆叠，而是在电路布局这个层级上，把原本平铺在硅平面上的关键路径（关键时序路径，critical path），通过双层乃至多层布线 / 布局重构，物理性地缩短走线长度。走线短了，互连电阻和电容都下来了，τ 跟着下来。

我觉得这其实更接近” 晶圆级 3D IC 集成 + 单元 / 布线协同重构 “，而不是传统意义上的 die-on-die 3D 封装堆叠。前者是物理意义上把逻辑结构折起来，后者是把已经做好的两颗芯片用 TSV 或混合键合拼到一起。

至于说到底是不是底层用了 CFET 这一类垂直晶体管结构？现在还不知道。

而且要注意的是逻辑折叠和 EUV 解决的不是同一个问题。 EUV 决定的是 patterning 图形化能力的物理下限，逻辑折叠针对的是布局 - 互连 - 时序的协同。Intel 18A 在用 EUV 的同时也在做背面供电、做 DTCO；台积电的 N2/A14 在用 EUV 的同时也在准备 BSPDN（背面供电）。这两件事是协同关系，不是替代关系。

华为的选择更像是是在 EUV 这一格被锁死的前提下，把另一格的杠杆压满，而不是单单想要绕过 EUV。

公告里那句”预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平“，感觉是好厉害，但也有吹的成分。

第一层水分，“密度等同” 不等于” 工艺等同”。这一层我相信大家都已经看出来了。1.4nm 制程是台积电、Intel 给未来几年画的节点饼，比的是单晶体管尺寸；而华为说的是密度等同，这俩量纲就不一样。

但第二层水分：这里的” 密度” 到底是什么口径？

半导体行业最会玩” 等效” 两个字。常见的密度口径就有四五种：

• 逻辑晶体管密度（MTr/mm²）：最常用，但口径有 high-density 和 high-performance 之分。
• SRAM 单元密度：先进节点的真正瓶颈，因为 SRAM 已经几乎不 scale 了。
• 标准单元密度（高度）：会受 fin/nanosheet 数量影响。
• 投影面积密度：3D 堆叠最爱用的口径，因为叠两层投影密度就翻倍。
• 系统封装级有效密度：把 chiplet 算进来，数据会更好看。

何庭波论文里提到的数字是 400 MTr/mm² 甚至更高。这个数字大致对应业内对未来 1.4nm 节点的预测区间，从口径上看是合理的。

但如果这个 400 MTr/mm² 是建立在双层 / 多层折叠投影之后的数字，那它和台积电 A14 工艺的 400 MTr/mm² 不是一回事——前者是把两层折出来的，后者是单层做到的。前者的功耗密度、热密度、可靠性挑战，是后者的若干倍。

大概率是在 2031 年，华为预期通过多层逻辑折叠 + 系统级协同，达到与届时 1.4nm 单层工艺等效的投影晶体管密度。它能否同时达到 1.4nm 工艺在 PPA（Power / Performance / Area，功耗 / 性能 / 面积）三件套上的整体水平，那是另一个独立问题。

系统层这才是华为最熟悉的战场

华为官方的层级划分，他们提了四层：

• 器件层：优化晶体管和互连的 RC
• 电路层：逻辑折叠
• 芯片层：软件、架构、芯片协同（软硬芯协同）
• 系统层：灵衢总线，重构计算系统互联协议，超节点的统一内存编址和原生内存语义，降低系统通信时延

第四层，才是华为这次叙事里重要的部分。

灵衢总线（UnifiedBus）这个东西，是华为 AI 集群和服务器互联的核心组件。它的存在意味着华为把” 芯片之间的延迟” 和” 芯片内部的延迟”，放进了同一套时间预算里管理。

这是个非常有华为味儿的思路。

通信厂商出身的公司想问题就是这样：从天线到基带、从基带到主控、从主控到核心网，每一段时延都是它的语言。现在它把这套语言搬到 AI 计算上——一颗手机 SoC 的 τ 优化和一个 AI 集群的 τ 优化，在叙事上变成同一件事。

这就解释了为什么韬定律不止于一颗麒麟。它是个把通信、AI、终端串成一条时间线的叙事框架。手机芯片是它的展示窗口，AI 集群才是它真正的主战场——昇腾、超节点、统一内存语义、CXL 替代品…… 这些东西如果都能套到” 降低 τ” 这一个目标里去说，整套故事就立体了。

华为不是不想走先进制程。EUV 要是开放采购，麒麟该上 2nm 上 2nm。华为做的事情，现在是在主曲线被锁的前提下，把全行业本来就在准备的第二曲线，提前几年推到台前。

DTCO/STCO 这些概念，台积电讲了至少五年；

背面供电这件事，Intel 已经在 18A 上量产铺开；

3D 堆叠和混合键合，AMD、Apple、英伟达都在用；

“摩尔定律已死，系统创新接班” 这类发言，过去几年至少有十几个 CEO 公开说过。

摩尔定律之所以是摩尔定律，是因为 fab、设计公司、EDA、设备厂商围着同一个节奏跑了五十年。韬定律目前是华为一家之言。它能不能从” 华为的话术” 变成” 产业的语法”，要看国内同行接不接得住——尤其是 EDA、IP、设备、封测这几个生态位的同行。

接得住，τ 就是中国版摩尔；接不住，它就是 PPT。

PPT 谁都能做，路线图谁都能画，但产品是会自己说话的。如果今年秋天那颗” 完整采用逻辑折叠” 的麒麟，能在能效、频率、面积上同时拿出像样的数字，韬定律就有了产品锚点；如果只是” 相对自己上一代提升 N%“，那这事儿就还得继续看 2027、2028 的迭代。

最后要是整了个什么” 麒麟比自己上一代提升 30%“，这种数据是几乎不会出错的，因为它没有外部对标。真正值得期待的是它敢不敢和今年的 A 系列、骁龙旗舰摆在同一张表上。 敢不敢，秋天就看出来了。

我对韬定律的态度，大致可以这么概括：技术上不必神化，叙事上不应轻视，工程上要保持谨慎乐观。

何庭波是中国半导体行业里少数几个把工程深度和产业战略同时拿在手里的高管。她在 2019 年那一句” 备胎一夜转正” 之后，沉了六年——直到 ISCAS 2026 这次主旨演讲。这六年她没说什么漂亮话，但她确实是实现量产了 381 颗芯片。

定律可以等市场来验证，叙事可以等同行来接力，但有些东西是只能靠时间换的——不动声色地，把一件事做出来。

至于秋天那颗麒麟到底怎么样，2031 年的 1.4nm 等效到底成不成色，先把” 韬” 这个字立住，已经是个不小的开始。

剩下的，让物理来回答吧。

知乎用户 夏娃贝 发表

技术细节我不懂，抛开技术细节看结果吧。

密度提高 53.5％ ，能效提高 41％，神棍吹的奔着 n3 去居然没翻车，

😭3d 设计跳了那么久大神居然真落地了，

密度上 PPT 给出的 n+3 和 n+2 理论密度都与实际相比更高，所以为了良率考虑，9050 实际密度估计也达不到 PPT 水平，

但只要真能达到 + 53.5% 的密度提升，基本上跟 n3，n2 比不会差太多了，

总之如果粗略地以同功耗下性能提升 41％算，麒麟中核将达到 a19p 的能效核水平，和密度对比也确实是差不多同步提升，

那么 9050 的理论性能确实有可能达到 a19p/8e 这一代的水平，配合 homo 妙妙优化，安卓旗舰危了，果子也大概率不会太好过。

不过按照下图 PPT 上 9050 大核 3.1ghz 看，高频离 n3 差距还是比较大，

按照这个路线图，26 年上 3d 是大跃进，27～30 就是缓步提升的缓慢升级了，

密度从 238 提高到 30 年的 297，总共提升 24％～25％，应该基本能保证不掉队，

主频从 3.1 提高到 30 年的 4ghz，大体上达到移动端主流水平了，不过还是要看能效，

总体来说 27～30 年主旋律就是挤牙膏但稳定升级，估计是慢慢打磨良率和小修小补，

euv 可能会在这个阶段逐渐投入使用，毕竟初代 euv 的 n7 + 比起 n7 的提高也差不多这个水平，

早期 euv 可能主要提升良率和产能爬坡积累经验，

31 年大的要来了，密度提高三分之一，主频提高到 5ghz，这抽象的提升幅度让人怀疑是否一步到位上了 high na euv。

总之按照 PPT 上的节奏，工艺今年就不再是严重短板，31 年就领先水平了。

知乎用户 Steven 汤圆 发表

很奇怪，做电路的，不都这样吗？一层板已经发展到极限了，然后就出现了双层板、三层板…… 现在都几百层板了。

芯片不一样这样玩的吗？又不是什么新鲜事物？

拿 CPU 来说，单核 CPU 发展那么多年，到最后英特尔始终被诟病挤牙膏，再后来发展出多核心 CPU，又将英特尔 14nm 制程吃了这么多年——现在都几十几百核。

所谓韬定律不就是这样？摩尔定律只是描述一种现象，并不是什么真理，韬定律变成了一种范式了吗？在集成电路、微电子、半导体行业都反复使用过的策略而已。

Mac 为什么在训练大模型时变得受欢迎了？就是因为显存内存一体化设计，这也是以后发展趋势。

英伟达 GPU 不也是这么玩的吗？各种元器件能集成的高度集成，不能集成的直接上光通信，CPO 概念怎么来的？不都是这么来的吗？

这算哪门子技术突破？

以后 CPU 和内存也会高度集成，一体化设计，再加上显存，性能拉满，集成度拉满，效率也就拉满——这不就是所谓韬定律？有多大区别吗？

至于等效 1.4nm 就更搞笑了，别人 1.4nm 就一块板，你等效绝对会多块板集成，功耗绝对是不对等的。高度集成、光通信，不止你能做到，别人 1.4nm 照样能做到，又不是什么高度机密设计方案。最终你等效 1.4nm 别人早都等效 0.1nm 了，差距仍然在这里。

所以说，有的投机取巧并不能说明什么问题——1.4nm 拥有绝对实力，而你等效 1.4nm 使了吃奶的力气，最终你还是要完成到 1.4nm 的能力，同等情况下，同台竞技才能体现真实实力和效果。

知乎用户 三观成型没法改 发表

t 定律从逻辑上是自洽可验证的
是不是未来最优解，需要物理学家回答，目前最优解是肯定的，因为降低 t 可比 euv 升制程难度低，可行性高，而且优化是没有止境的，你哪怕未来解决物理学边界的问题（比如隧穿），你还能优化，是吧
这个定律最残忍的是，美国做不到（暂时）…..
t 方案的工程师用量，最少 2 倍，前端 ic 变化不大，后端就看华为的 eda 和 ai 工具能优化到什么程度了，但是肯定会增加。
但是时序工程师啊，SI 信号啊，电源电气啊，仿真啊，数字验证啊，这些岗位，肯定是大量增加
总不能华为比 intel 还壕，12 次流片吧，嘻嘻
广东一个省的家电和小家电企业能养出来的这些工程师比美国全国都多
虽然到高级芯片有门槛，但是有经验就是有经验，会流片就是会流片，会用 eda 就是会用 eda
美国拉出来 3 万个工程师来啊
而且最可怕的是可扩散
3-10 万量级的工程师是不可能不流动的，去华为参与 2-3 次流片，我觉得积累的工作经验就可以扩散，很快其他芯片设计公司就可以做到。
华为也不亏，如果都去搞 t 定律，约等于华为 eda 和华为标准统治天下，比较符合华为一贯吃独食的利益诉求，也不浪费自己投入

知乎用户 郑昀 发表

晶体管做到 3 纳米，相当于 15 个硅原子排成一行。在这个尺度上，量子隧穿不再是可以被工程裕量吸收的误差。电子穿过势垒，出现在不该出现的位置。漏电流失控，热密度逼近火箭发动机燃烧室。晶体管还在，但它已经不按你的规则运作了。

用物理法则说就是：空间游戏，到头了。

整个半导体行业跑了 60 年，跑道的尽头是一堵物理的墙。而在这堵墙面前，华为提了一个被压抑了 40 年的问题：

░▒▓时间本身，能不能像晶体管尺寸一样，被工程化处理？▓▒░

一、空间的故事，已经讲够了

摩尔定律和登纳德缩放定律，本质上都在优化同一个维度：空间。

戈登 · 摩尔 1965 年那篇三页半的文章，核心逻辑很简单：在给定的时间内，在更小的面积里塞进更多晶体管，完成更多计算。登纳德 1974 年补充了功耗约束——晶体管尺寸缩 K 倍，电压降 K 倍，功耗密度不变。逻辑仍然锚定在空间上：越小越省电，省电就能做更多。

注意一个被忽略了 40 年的细节：在这个框架里，时间是刚性的。

每秒多少次操作，每赫兹多少条指令。时间是分母，是一个不变的参照系。所有的聪明才智倾注在空间轴上——怎么把东西做小、做密、缩短晶体管之间的物理距离。40 年来，没人觉得这个前提需要被质疑。

直到——

二、三堵墙

2005 年前后，第一堵墙——时钟墙。英特尔计划把奔腾 4 推到 10GHz，结果卡在 3.8GHz。每提高 100MHz，功耗曲线变成悬崖。推不上去了，物理不让。

2006 年，第二堵墙——热墙。登纳德缩放定律失效了。电压降不下去了：阈值电压已经低到漏电流开始淹没有用信号。晶体管在变小，单位面积功耗却不降了。越来越多的钱砸在散热上——液冷、相变材料、3D 封装散热通道——伺候一颗越来越烫的芯片。

第三堵墙最隐蔽，也最致命：RC 延迟。

你缩小了晶体管，开关更快了。但导线变细，电阻增大；导线间距缩短，寄生电容也增大。信号在导线里跑的时间，开始超过晶体管开关本身的时间。

把每辆车的极速从 80 提到 200 公里，但路没变宽，红绿灯也没少。车更快，堵更重。

三堵墙叠加的后果很残酷：你还在为 “更小” 砸几百亿美元，“更小”已经不能给你 “更快” 了。

三、空气里的前提

数字芯片设计里有一个像空气一样无处不在、也像空气一样不被讨论的前提：同步时钟。

芯片上所有电路——ALU、缓存控制器、总线仲裁器、内存接口——踩着同一个主时钟的节拍。上升沿采样，下降沿输出。这套方法论叫同步电路设计，统治了数字芯片 40 年。成功到你忘了它是一种工程选择，而不是物理必然。

问题来了。芯片上散布着几百亿个晶体管。时钟信号从一角传到对角的时间，已经超过了单个时钟周期本身。你还能说大家活在 “同一个时间” 里吗？

算一笔账。

电磁信号在硅中传播速度约 15 万公里每秒，光速的一半。1 厘米要走 67 皮秒。一颗 5GHz 的芯片，1 个时钟周期 200 皮秒。

信号穿越芯片的这段时间里，左上角的电路已经跑完三分之一拍。它活在 “现在”，对角还活在 “刚才”。

物理本来就不是同步的。设计方法论在假装它是。

四、τ定律的核心：承认时间差，编排时间差

τ定律的切入点就在这里。

它问了 40 年来所有人忘了问的问题：既然物理上不同区域已经活在不同的时间里，为什么不承认这一点，然后把它变成优化武器？

传统思路把时间差当 bug——时钟树设计、时钟偏斜补偿、异步 FIFO——一切努力都在抹平误差。

τ定律反过来看：时间差是一种可以被编排的结构。问题出在我们的时间模型太粗糙，不在时间本身。

它提出，芯片至少可以分出 4 个时间层级：

器件层。 单个晶体管翻转沟道的物理过程。时间尺度：飞秒级。量子行为在这里发生。

电路层。 晶体管连成逻辑门、触发器和运算单元。门传播延迟：皮秒到几十皮秒。

架构层。 处理器流水线、缓存层级、总线矩阵。一次缓存命中或分支预测：纳秒级。

系统层。 芯片对外部 DRAM、存储、网络的交互。一次内存访问：几十到几百纳秒。

这 4 个层级不在同一个时间宇宙里。一次晶体管翻转，在它自己的 “主观时间” 里是一个完整事件；在系统层看来，不过是单次内存访问的几十万分之一。系统层根本 “感知” 不到器件层的存在。

用同一根时钟线把所有层级捆在一起，等于强迫飞秒级的物理过程和纳秒级的系统调度活在同一个节拍里。能跑，但成本越来越高。设计裕量被吃光，功耗预算被耗尽。

五、城市不按统一时间表运转

打个比方。一座城市给所有人发统一作息表：早 8 起床，9 点上班，12 点午休，5 点下班。早晚高峰会堵成什么样？你得修高架、挖地铁、建停车场，一切为了应付 “所有人同时做一件事” 的峰值压力。

换个思路。不同区域不同节奏。物流 6 点开工，科技园 10 点运转，娱乐区下午 4 点才醒。你不管所有人的统一时间线，你管的是区域之间的接口——物流什么时候把货送到科技园，数据什么时候交给夜间处理的算力。

城市不会乱，反而更高效。每个区域在最自然的节奏里运转，只要交接足够精确。

τ定律对芯片做的事，就是这个。从 “指挥一根时间轴上的所有电路”，转向 “编排多条时间线之间的精确接口”。

六、为什么是 “宣言”

现在可以回答标题了。

τ定律标志着方法论层面的独立。它的贡献在于重新定义了问题本身。

摩尔定律追问：在给定时间内，如何在更小空间里完成更多计算？整个产业 40 年来在这条空间轴上狂奔——缩小尺寸、堆叠晶体管、缩短连线。

τ定律追问另一条轴：如何让不同层级的计算，在各自最自然的时间节奏里完成，然后精确衔接？

两个问题，两条坐标轴。前者来自别人定义的游戏规则；后者的规则得自己来写。

在摩尔定律的坐标系里，你永远是追赶者。x 轴上的点——3 纳米、2 纳米、GAA、Beyond CMOS——跑到物理举红牌为止。规则、起跑线、裁判，都是别人定的。

τ定律选择了一条不同的路：不再追赶别人定义的跑道，而是自己画一条新坐标轴。从 “更小” 切到“更快地组织时间”。从几何优化切到动力学优化。

这就是 “宣言” 的实质。一张新地图，一条新维度。

它的意义超出了半导体行业。中国科技产业过去 40 年的叙事是追赶——追工艺节点、追论文指标、追市场份额。核心假设是：问题已经被人定义好了，我们把答案做得更好、更便宜。

当摩尔定律本身走入黄昏，当先发者自己也不知道下一步往哪走，“追赶” 就失去了参照物。此时定义问题的能力，比解决问题的能力更重要。τ定律展示的，正是这种姿态：不等别人告诉你 “下一个问题是什么”，自己去观察物理世界，自己去定义优化方向。

τ定律用了一个希腊字母。τ在物理学里通常表示时间常数——一个系统的固有响应时间。RC 电路里τ=RC，是弛豫时间。τ在力学里也是扭转应力（shear stress）的符号——改变方向。

这个名字或许在说：不需要一条永远延伸的跑道。需要的是理解时间的弹性——不同尺度、不同节奏如何在一个物理系统里共存。

半导体行业的下一个阶段，可能不属于能把晶体管做得更小的人。它属于能重新想象 “时间在一颗芯片里如何流动” 的人。

七、对总结的小结

如果必须压缩成一句极限定义，可以这样说：

τ定律的本质，是把 “计算问题” 从空间几何优化，提升为时间结构优化，并首次将 “时间本身” 纳入可工程化设计变量体系。

或者更直白一点：

它不是让芯片跑得更快，而是重新定义了 “快是什么”。

知乎用户 及第状元郎 发表

作为一个花粉，我只能说华为牛逼，而且一如既往的牛逼。

另外谈谈几点感受。

第一个感觉是技术爆炸，国内最新的科技成果接连爆发，让人目不暇接。

第二个感觉是星球大战，现在是不是用接二连三的技术爆炸刺激美国，然后搞军备竞赛，拉爆美国呢。

现在科技领域已经成为中美新的上甘岭战役。

中美都在搞自主可控的内循环，美国要求台积电在亚利桑那复制一套台湾芯片生产基地。

中国现在能生产出接近 4nm 水平 9300pro 水平芯片，已经能解决自身 99% 需求了，我认为甚至领先美国，美国苹果 a19，高通骁龙至尊在美国生产不了的。

4nm 级别芯片生产，英伟达，高通，苹果都依赖台积电。没有中国台湾的台积电，高通设计再牛逼也生产不出 8gen2 水平的芯片。当然，你也可以赌一下三星能不能支楞起来，也要祈祷这个工厂不被朝鲜导弹炸成渣渣。

2025 年开始，台积电的先进制程产能全线告急：3nm 产能利用率长期维持 100%，5nm、4nm 产能也被英伟达 H200、苹果 A19 等订单占满，新客户想插队至少要等 9 个月。

华为能在中国大陆生产出 8gen2 水平的芯片，就已经超越了高通和苹果。

更何况华为公司也不止是一个芯片公司。

华为在主要新兴前沿技术行业领域都与全球顶尖巨头全面竞争，是超级技术托拉斯龙头公司。

华为作为全球领先的 ICT 基础设施和智能终端提供商，业务覆盖极广。我简单说说华为十大核心科技领域，包含全球排名与主要竞争对手。

1. 电信网络设备（5G/4G 核心）

领域：无线基站、核心网、光传输、微波

排名：全球第 1（份额约 31%）

对手：爱立信、诺基亚（全球双雄）、中兴通讯（国内）、思科

2. 智能终端（手机 / 平板 / 穿戴）

领域：智能手机（Pura/Mate）、折叠屏、笔记本、手表

排名：全球 Top 5；中国第 1（份额 17.8%）

对手：苹果、三星（全球高端）；OPPO// 小米 / 荣耀（国内）

3. 云计算与大数据（华为云）

领域：公有云、私有云、云服务、盘古大模型

排名：全球第 5；中国第 2（份额约 20%）

对手：全球：AWS、微软 Azure、谷歌云；国内：阿里云、腾讯云

4. 人工智能（AI）

领域：昇腾 AI 芯片、算力集群、AI 框架、大模型

排名：AI 芯片全球第 2；算力集群全球第 1

对手：英伟达（GPU 绝对主导）、AMD、英特尔

5. 智能汽车解决方案（HI 模式）

领域：ADS 智驾、鸿蒙座舱、MDC 计算平台、三电系统

排名：高阶智驾全球第 1；解决方案全球领先

对手：特斯拉（FSD）、小鹏 / XNGP；博世、大陆（传统 Tier1）

6. 数字能源（光伏 / 储能 / 充电）

领域：智能光伏逆变器、储能系统、超充桩、数据中心能源

排名：光伏逆变器全球第 1；储能全球前 3

对手：阳光电源、特斯拉（Solar / 储能）、西门子能源

7. 芯片与半导体设计（海思）

领域：麒麟（终端）、昇腾（AI）、鲲鹏（服务器）、巴龙（基带）

排名：5G 基带全球第 1；安防 IPC 芯片全球第 1

对手：高通（手机 SoC）、联发科、英特尔（服务器）

8. 操作系统（鸿蒙 / 欧拉）

领域：鸿蒙 OS（终端 / 车机）、欧拉 OS（服务器 / 工业）

排名：国产操作系统绝对龙头；全球新兴主流

对手：安卓（谷歌）、iOS（苹果）、Windows（微软）、Linux

9. 数据存储与企业 IT

领域：全闪存存储、分布式存储、超融合、服务器

排名：高端存储全球前 2；中国第 1

对手：戴尔 EMC、NetApp、HPE、IBM

10. 光纤通信与 IP 网络

领域：光模块、光纤接入（F5G）、高端路由器、交换机

排名：光通信全球第 1（份额 > 40%）；核心路由器全球前 3

对手：思科、Juniper（瞻博）、诺基亚、中兴

华为现在行业最强项：通信设备、光通信、5G、数字能源，均为全球第一。智能汽车、云计算、AI，增速最快，全球前列。

华为是全球极少数能覆盖 “芯片 - 操作系统 - 网络 - 云 - 终端 - 能源 - 汽车” 全流程全栈的科技巨头。

中国最喜欢集中力量办大事，现在中国集中了能集中的力量，支持华为做大做强。

华为要做尖刀排，做突击队，去攻坚克难。

华为成功是必然的，因为华为把握住了中国复兴的风口，成为了时代的弄潮儿。

华为是所有中国手机厂商中，最早、也是最坚定地走芯片自研道路的企业。从早期的 K3V2 芯片的备受嘲讽，到麒麟 910 的初露锋芒，再到麒麟 9 系列的持续迭代，华为顶住了巨大的压力，投入了海量的资金和人力，最终筑起了华为自己的万里长城。

只能说华为是真正的狼性文化，企业文化就是狠，不光对敌人狠，对自己也狠。

有些大事，就该这些狼人去干。

华为这种狠劲，不成功才会让人奇怪。

当然，我是华为用户，也是自带干粮的华为粉丝，我的立场是一贯的，是明确的，我就是支持华为。这个没什么说不出口，上不得台面的。

中国人可以有自己的手机品牌，可以有自己的骄傲。

自从中美贸易战开打，华为就一直在风口浪尖，成为中国制造的一杆大旗，早就超出单纯商业问题了。

我一直强调，华为现在已经不是商业公司的问题。

华为是中美科技竞争的上甘岭。

为众人抱薪者，不可使其冻毙于风雪。

美国举国之力不是只为了制裁华为，美国是想彻底消灭中国高端科技。不止华为，大疆，比亚迪，这些同样是制裁的目标。

美国是想让中国人永远当厂哥，厂妹，永远为美国人生产鞋子袜子。

华为的真正的罪，正是它作为一家中国公司，却具备了行业标准制定者的资格，不受美国掌控。这让华为既触碰了美国的技术霸权红线，又游离于其金融资本的掌控之外。从这个意义上说，美国对华为的打击是醉翁之意不在酒，是想斩断中国产业升级之路。

而当华为一个企业扛起了本应由一个产业生态共同承担的技术攻坚重担时，它的成败，就不再只关乎一家公司的财报或者数据。

华为已经成了一面旗帜，只能胜不能败。

我们支持华为，是为了支持中国高端科技。

我们希望中国人可以真真正正扬眉吐气，整个产业链可以站起来，不要再受美国人鸟气。

CPU 重要吗？重要也不重要。

CPU 是有性能高低，但是华为的麒麟芯片代表的是中国半导体行业的最高水平，是真真正正的中国心。中国半导体行业能打造出新麒麟芯片，这个意义堪称新时代的两弹一星。

我们中国人绝不会再让美国人卡脖子！

当然，美国人也不想让中国台湾人卡脖子。

台积电美国亚利桑那州先进封装厂计划于 2026 年投产，通过在美国本土构建 “晶圆制造 - 先进封装” 闭环，直接缩短北美客户供应链周期并降低地缘政治中断风险。当前美国客户（如苹果、英伟达）从台积电亚利桑那晶圆厂采购的芯片需空运回台湾封装，全程耗时数周且易受地缘冲突影响。美国工厂投产后，美国将首次实现 CoWoS（晶圆基底封装）和 3D-IC 等先进封装技术的本土量产，形成 “前段制程 - 后段封装” 的完整链条，缩短供应链周期超 40%。此举直接响应美国对 AI 芯片供应链安全的硬性要求，尤其解决英伟达 GPU 因封装产能不足导致的交付瓶颈。台积电在美布局已升级为 “6 座晶圆厂 + 4 座封装厂” 的超级集群（原计划为 6+2），总投资达 1650 亿美元，复制台湾新竹的产能聚落模式。封装厂与相邻晶圆厂联动生产，可支持 2 纳米及 A16 等尖端制程芯片的本地化集成，降低物流依赖的同时，使北美高端芯片自给率从不足 15% 提升至 35% 以上。

之前工业生产讲究全球布局成本第一，但是现在安全可靠已经压倒成本成为第一考虑的事项。

你连稳定生产都做不到，成本高低已经无从谈起，成本再高也比停产强。

中国这一整套独立自主的工业体系是所有大风大浪的定海神针。

世界上有三套半工业体系，美标，欧标，中标，以前还有苏标，苏联解体就只有半死不活俄标了。

所谓工业体系，就是从原材料铁矿石，煤炭，到各种厂矿制造业企业，到飞机坦克汽车交通工具，冰箱彩电空调电视手机等各种家电，一整套衣食住行的工业体系。

体系中的国家一荣俱荣，一损俱损。

小国不能独立自主，是因为抗风险能力极低。

日本，韩国都是伪工业国，只是美国工业体系组件，他们的经济命脉完全掌握在美国人手中，一遇到危机，美国人肯定会弃卒保帅。

所以只有完整的工业体系才称得上是真的工业国，其余的伪工业国只是真正大国工业体系的组件。

俄乌战争，美伊战争两场战争，可能引起第二次石油危机。而这次石油危机，会让国际形势更加恶劣，国际关系加速洗牌，强者恒强，弱者更弱。

之前因为欧美制裁封锁，中国被动建立了整个独立自主完整的工业产业链。中国为了独立自主供应链已经提前支付了安全成本，现在因为天下大乱，欧美的产业链断裂，反而是咱们享受开花结果的时候了。

疫情闹的最凶的时候，全世界停摆，中国一己之力，撑死了整个地球的商品循环。

咱们现在是之前世界大战中美国的生态位，世界越乱对咱们越有利。

世界越乱，地缘政治越紧张，油气价格暴涨，爆发大的冲突战争，那么世界越依赖于中国制造。

房地产是涨价去库存，工业是涨价去工业化。

现在俄乌战争，叙利亚战争，委内瑞拉冲突，美伊战争接连引爆，我认为可能只有中国能玩得起工业了。

工业是一条产业链，一旦有一个环节断裂，就是彻底完蛋。现在越可控越安全的产业链越厉害，赢家通吃。

比如之前德国大众的产业链，从美国，俄罗斯，中国，墨西哥，全面布局，看似成本要比全在德国要便宜一些，但是现在因为战争，冲突，贸易战各种因素，俄罗斯的生产基地已经没办法开工了，那么这整个产业链只能全面停摆。

反之，中国这个最强大工业国，从螺丝到航母，空间站都能自给自足，所有的工业产业链都在国内，能百分百可靠的生产，自然能压垮其他的竞争者。

这就是世界越乱对中国越有利的原因。

中国为了保证供应链已经提前支付了安全成本，现在是开花结果的时候了。

知乎用户 swaysj​ 发表

知乎完全不懂芯片设计的土直又来团建了

我认同一个观点，韬定律和其中的 logic folding 是跟 finfet 一样的伟大设想

目前韬定律其实要比摩尔定律更加切合实际

摩尔定律只是说晶体管数量翻一倍，面积缩小为原来的 1/2

这在有定死的物理极限的情况下显然是无法持续演进的

韬定律讲的是芯片为什么要进步，那是进行更快的运算，减少时间

那就要从如何减少时间入手，减少时间就是实现芯片各个层级布局布线的优化

logic folding 解决的是 2D 芯片受限于平面，无法实现布局布线的最优

从数学上讲 3D 层面的布线优化潜力一定是远远超越 2D 布线的

这跟 finfet 作为集成电路的一大里程碑的思想是一脉相承的

2D 空间解决不了的问题可以放到 3D 空间

当然这点知识对于又土又直的人来说还是太难了

华为的论文把关键参数全都放上来了，密度频率性能全是跨代的提升，而且是流片后的设计

就等 9 月狠狠打质疑者的脸了

知乎用户 甜甜圈小能手 发表

干的事情本身没有什么问题，只是宣传口很难绷。

相当于一位背包客走到了一条暂时没看见车辆的高速公路，然后骄傲的宣传自己是第一位踏上这条路的发现者。

知乎用户 哈士不二奇​ 发表

且待龙吟吧。

个人对所谓官方背书审慎看待。毕竟这条产业链有前科的。

知乎用户 鸿豆芽 发表

讲实话，又如把国家那么多经费拨给那群砖家叫兽建立门阀，不如拨给类似华为这样真能研究出成果的企业搞研发。

毕竟国家花大笔大笔的钱，结果呢？产出呢？那么多高校，那么多砖家，就光想着圈地盘，造假论文去了？

知乎用户 shy 发表

到底有没有那么多的曲线救国？

看完描述大概意思是说，这么多年来芯片、半导体行业一直以提高制作工艺为技术进步方向，芯片制程追求从 7nm 到 5nm、3nm 的进化，半导体器件通过小型化、低功耗来实现半导体产业的逐步发展进步。但这一做法的边际效应日显，已逼近物理极限。

华为提出的韬（τ）定律，我理解是说我们放弃卷工艺制程吧，这条路走到头了，我们换个赛道，来改变一些过去认为是固定路径，固定损耗的东西。我认为他们要做的是开始追求 “重检半导体行业过去几十年来发展过来的一些已经固化下来的固定方法的合理性”。华为过去在通信老本行上是做过不少这种事情的，例如在特定场景下的 TCP/IP 协议精简，提升带宽或响应时间，改写一些专有设备的物理层通信协议，减少不必要的握手次数、减少部分协议的源目的端交互回合等等。简而言之是想开始审视过去那些认为固定搭配的合理性，至少是分场景的减少一些过去为了模块化，易开发造成的信息冗余传递、冗余处理。

回到问题本身，这个对中国半导体产业发展有什么影响？我是持怀疑态度的，这就好比京沪高铁，通过减少一些站点停靠、卷车辆调度时间来缩短乘车时间，它终究比不上列车从 150km 到 350km 时速带来的提升，至少没那么明显。优化始终是优化，颠覆不了太多基础性的东西，尤其是像 CPU 这样的的通用芯片，一些底层的东西，比如说排序，你想找出通用场景比快排更优的算法谈何容易，英特尔、AMD 在设计这些底层芯片的时候，真的留有那么粗糙缝隙来让你弥合吗？

中国的半导体制程提升许是碰到了不小的困难，但是有些路可能是绕不开的。

知乎用户 木头人 发表

别看广告看疗效。英伟达今年净利润奔着 2 倍华为的营收去了**，**还搁这 “韬（τ）定律” 呢。浮夸风、亩产万斤的味收一收。

韩国靠着三星海力士，2026 年净利润会达到中国全国的一半，韩国 5000 万人，中国 14 亿。

知乎用户 Adam 发表

营销发力了，继 turbo, 方舟编译器，山海经之后的又一命名突破，遥遥领先。友商还得学啊

知乎用户 牧草 发表

我看不懂，也请各位不要提前沸腾，华为干的 “遥遥领先” 的破事已经够多了，至少在我这里，有什么新东西都要先打个问号。

我只看你华为这么牛逼，什么时候让消费者可以享受到科技的力量

知乎用户 言出法随​ 发表

第三方测评都不能做的东西，有啥意义？

你说你，发明了新的定律，做出了永动机。

大家也不就只能鼓掌。

知乎用户 彬彬有礼 发表

说人话就是。华为麒麟芯片因为美国的制裁，无法突破三纳米技术。然后这两年深耕芯片逻辑折叠技术（就是把二维的芯片堆叠）以提升性能。

这中间的代价当然非常大。良率低，层间漏电，散热困难，功耗必然升高。

但是现在华为明显是掌握了一系列技术，使逻辑折叠不再是空想。然后经过几年的实践发现这条路可以走下去，至少十年内可以实现性能的迭代和赶超。所以发布了这么一个概念。相当于宣布了一条新路线。早就在走了，但是现在才确定了可持续性

至于为啥英伟达不走逻辑折叠，其实英特尔早就在搞逻辑折叠，但是第一，传统芯片企业在三纳米以下产品投入太多，不值得去开辟新赛道。另一方面，这个赛道需要的人才和产业链都是完全不一样的。华为能走通，不代表别人也能走通。

最后说逻辑折叠功耗必然提升。毕竟物理还没有消失。但是华为既然高调的把已经做了两年的事情提出来，我相信肯定是打通了产业链。至少在台积电英伟达搞出来逻辑折叠以前，可以基本消除运算速度的差距。

至于功耗，手机里面都安装风扇了，我相信华为一定还有其他的解决方案。比如液冷，比如高密度电池。比如超级散热材料等等。毕竟鸿蒙手机这东西，对 CPU 要求极低，相当于十年前的安卓系统。这样的话只要不玩顶级游戏，功耗是可控的。

知乎用户 开心超人 发表

狼来了几次了

知乎用户 太祖的放羊人​ 发表

没什么正面影响

注意，是正面影响。

本质是搞几何微缩搞不动了，开始在架构和电路方面想办法，类似用软件补硬件的缺。

投机取巧的做法。

但这么做是徒劳的，你可以用 AI 生成汽车宣传视频，你可以没收说你坏话的博主的头像，甚至你可以起诉博主要求赔偿，但是物理定律你改写不了。

技术这个东西，好就好在，是彻头彻尾唯物的。

至少 Landauer’s principle 就在前面等着你，你搞吧。

除非在器件物理或电路架构上实现能量效率的阶跃式突破，否则很快就撞上功耗墙和散热墙了。

何况华为的设计水平甚至还没有 4，现在考虑 1.4 是想 “跨越式发展” 吗？

最华为的一点是，这条路线友商搞了不是一年了，他们拿过来换了个角度，技术路线还是那个技术路线，就冠上了自己的名字，好像是自己首创一样。

友商能干的制程华为还干不了，等于说人家是两条腿走路，它一条腿蹦跶，搞了个 “一条腿蹦跶” 定律。

不练硬功夫，搞花架子确实好看，也能欺骗一部分人，但是打不赢仗。

知乎用户 西北有孤忠 发表

如果说麒麟 9000s 是长征到达吴起镇

那么这次的消息，今年秋天等效 3nm

可以说是辽沈战役的先声

历史会记住这一天

股民们还在喊着这是利好消息，似乎没有意识到，这是半导体一个空前周期的开始，原来半导体的叙事是国产替代，那么未来就是亮剑争锋了。

知乎用户 莱布尼兹之梦 发表

谨慎乐观，因为上次华为的超级大突破不是这个宣发思路——他们甚至没开发布会，直接把 mate60 拿出来卖，然后直接卖爆了。

那段时间我身边朋友至少见到 20 个以上用 mate60 的【说起来那个圆环机身真好看】。根据我的经验，华为猛猛开发布会的东西，吹牛逼占多数，华为真牛逼的时候都是直接把产品拍在友商脸上，以绝对碾压之势直接改变市场格局的。

知乎用户 Dear John 发表

哟，光刻厂又来啦

知乎用户 XinyuTech 发表

看不懂

感觉应该是虚张声势

中美正式 AI 竞赛，华为想拿到定义权，不走别人的路，以后这条路华为说话算，是这样吗？

最后估计还是一地鸡毛。

国家真没钱了，华为可别嚯嚯老百姓了。

不知道华为能忽悠中央多长时间。

真有实力，真刀真枪上去干，B300 流弊就去弄他超越他。苹果 a 系列芯片厉害就把他斩于马下。 RTX5090 不也是显卡吗？ 干他

AMD EPYC9995WX 吊打他

你整半天，告诉世界我要走自己的路，这不是开玩笑吗？

等你 31 年，一块 B600 芯片直接部署 1000B 大模型，全民 AI 时代，你弄个啥，黄花菜都凉了。

知乎用户 传说中的胖子 发表

我就想对有人说 “华为只能拿 7nm 干韬，别人可以拿 2nm 干韬” 这话说两句。

这话明显是没干过活的人的笑话，没有考虑引入一个不同的方法需要的时间。

说 “三年算是神速，五年也正常” 不过分吧。

等他们用起来了、用好了，离中国 EUV 堪用拉得开时间差么？

这就是搞系统、研究新方法的意义。

知乎用户 五个橘核​ 发表

说明半导体牛市快结束了

知乎用户 花谢骂东风 发表

意思就是国产 EUV 起码五年之内完全没戏，至少和他有关系的那家不抱期望了，先出来放个风。

知乎用户 阿鹅鹅鹅饿​ 发表

我的理解是：

1. 华子这个理论是说，随着制程逼近物理法则极限，未来要靠电信号时间标准来衡量一个芯片的好坏。

2. 为了减少电信号在芯片内部传递的距离，需要综合优化设计芯片的 3D 结构，来减少信号的物理传输距离。

3. 大家都能做逻辑封装，未来一是看谁制程强，二是看谁的设计更优化。

未来芯片设计，逻辑占一头，制程占一头，散热和其他技术也占一头。

是这个意思吗？

别家不做更多的 3D 折叠，是因为散热不好解决，就看华子怎么搞了。

知乎用户 大师我突然悟了​ 发表

没看懂的让豆包给你用大白话讲讲就能理解的大差不差。

1. 原来的玩法：摩尔定律（挤牙膏式缩小）

把芯片想象成一块地，晶体管是房子，电信号是人。

摩尔定律：把房子越盖越小、间距越缩越紧（从 90nm→65→40→28→14→7→5→3…）。

好处：房子多了、人走路距离短了，芯片更快、更强。

现在卡住了：

物理墙：小于 3nm，电子会 “穿墙漏电”，房子太小不靠谱。

钱墙：一条 3nm 生产线要 1000 多亿人民币，全球没几家玩得起。

设备墙：7nm 以下必须用 EUV 光刻机，全世界只有荷兰 ASML 能造，对华禁售。

2. 华为 τ 定律：不硬缩尺寸，改 “交通规则”

τ（时间常数）= 信号在芯片里跑一趟要花的时间。

τ 定律核心一句话：

不靠 “几何缩微”（房子变小），靠 “时间缩微”（人跑得快、路更短）

关键手段叫逻辑折叠：

原来：电路平铺在二维平面，信号绕来绕去，路很长。

折叠：把平面电路像纸一样折起来，远的模块凑到一起，走线大幅缩短。

结果：信号跑得更快、延迟更低、密度更高、功耗更低，性能照样大涨。

华为原话：过去 6 年已经按这个思路量产了 381 款芯片；今年秋季新麒麟会第一次大规模用 “逻辑折叠”。

3. τ 定律和摩尔定律的区别

摩尔定律：拼命把房子做更小 → 依赖 EUV、越来越贵、快到极限。

τ 定律：房子大小不变，把小区重新规划、道路拉直、立体连通 → 不依赖 EUV、靠架构 / 设计 / 算法提性能。

“2031 年达到 1.4 纳米同等水平” 意味着啥？

不是说华为真做出 1.4nm 物理尺寸，而是：

在不用 EUV、用现有 DUV 能搞定的制程（比如 7nm/14nm）上，通过逻辑折叠 + 系统优化，让晶体管密度、性能、能效，追上 / 接近国际顶尖 1.4nm 芯片

通俗类比

别人：用顶级数控机床（EUV）做超小精密零件（1.4nm）。

华为：用现有设备（DUV）做正常大小零件，但重新设计机器结构、零件排列、传动路线，最后整台机器的精度和速度，跟对方 1.4nm 那台差不多。

现实意义（非常关键）

绕开 EUV 卡脖子：不用等荷兰卖给我们顶级光刻机，靠架构 + 设计 + 封装 + 软件实现高端芯片性能。

国内生产线能用：中芯国际现有 7nm、14nm 产线，改造 + 新设计就能跑出接近 1.4nm 的水平。

时间点 2031：给产业一个清晰目标 ——5 年后，中国高端芯片有望和世界最顶级站到同一梯队。

太专业咱看不懂，

知道攻坚有望，就够了。

知乎用户 汉广 发表

以发明新词吹牛逼炒概念为主 跟元宇宙一个逼样。 还要几年后才设计出来，设计出来和制造出来还差十万八千里。

总结：一地鸡毛

知乎用户 零尘 发表

2031 年实现 1.4nm，今年台积电量产 2nm，所以，差距还是五年…

知乎用户 认真的吗 发表

朋友在新凯来，之前向我透露 27 年国产 DUV 会率先面世，也就是说 EUV 还有几年时间才可以正式量产，根据今天华为的这个路径规划来说，大概率是 31 年了。我看很多人都在纠结这个技术早就有了，华为有营销嫌疑，依我看，与其说华为是定义了一种新的技术定律，倒不如讲是定义了一种新的移动端芯片发展策略，在先进制程几年内得不到突破的情况下，在芯片堆叠方面下功夫，以此大幅缩小和顶尖芯片之间的差距，这并非某些人所讲的技术赶不上只能走些歪路子，这不是二选一的问题，而是两条线在并进，如果华为在今年的 mate90 上仅通过新的芯片折叠技术使芯片能够比肩高通的 8E，那当国产 EUV 量产后，其芯片的提升恐怕是极其惊人的。

知乎用户 欢宴 发表

于情，我是很想相信的，毕竟能弯道超车，但是于理，前有光刻厂，后有三进制，我实在是不敢信啊

知乎用户 梅赛嘚瑟 · 奔驰 发表

我怎么突然想到了这张图

知乎用户 远影唯愿 发表

一句话让花粉花黑都满意: 且听龙吟！

知乎用户 Teenage 发表

简单来说，华为没违反既有的物理定律，也没创造新定律，而是绕过了它。

摩尔定律的目标是 “把单个晶体管做得更小，在同面积内塞更多”，就像在一个固定大小的平房里，想办法把砖块越切越小，从而住进更多人。

这条老路卡在哪了呢？就像现场 PPT 总结的：一方面，砖块小到原子级别就切不动了（物理极限），无法给你带来以前那种性能翻倍的好处。另一方面，把砖块切得更小的工艺（比如 EUV 光刻机）昂贵到离谱，经济上也不划算了。

华为提出的 “韬（τ）定律”，核心思路是 “以时间缩微替代几何缩微”。说白了就是，既然砖块没法再切小了，那咱们就别盯着那块砖了，换个思路，把平房改建成楼房。核心招式是 “逻辑折叠”：把原本平铺在二维平面上的电路，像折纸一样 “折叠” 起来，建成多层结构。

华为还给出了一个清晰的目标：到 2031 年，其高端芯片的晶体管密度要达到等效于台积电、英特尔 1.4nm 工艺的水平，这意味着他们在规划一条长期的、独立的新技术升级路线。

所以，“突破芯片定律”这个说法，更像是一个形象的比喻。它不是说 “摩尔定律” 错了，而是说在摩尔定律遇到瓶颈的今天，华为换了一条赛道，自己提出了一套全新的游戏规则。把一个复杂的技术路径理论命名为“定律”，算是一种品牌公关行为，旨在建立一个自己的理论体系，在全球半导体话语权上占据一席之地。

麒麟 2026 的 “晶体管密度提升 53.5%”“能效提升 41%” 等数据，其来源是华为官方的演讲 PPT。这些都属于 “华为宣称”的数据。在第三方机构拿到量产芯片进行独立测试之前，这些性能增幅只能表述为 “华为宣称”。此外，“主频重回 3GHz 以上” 本身价值有限，因为三星用老工艺也能拉高主频，发热和功耗才是关键，所以说华为的能耗提升 41% 才是核心进步。

“等效 1.4nm”这个说法争议巨大，因为不同公司对 “x 纳米” 的定义已各不相同。韬定律的核心恰恰是换个赛道玩，再用 “等效 x 纳米” 对标，等于又绕回了别人的游戏规则，让定义权把握在别人手里。

总的来说，华为这次所谓的 “突破芯片定律”，可以说是 80% 的硬核干货，加上 20% 的公关技巧。

这本质上是一次针对 “后摩尔时代” 该如何发展的前瞻性技术宣言。它提供的并非直接的商业结论，而是一套全新的、可以持续迭代升级的理论框架和实现路径。这套框架展示了在制程工艺受限的条件下，如何通过架构创新和系统协同来继续提升芯片整体性能的可能性。

有进步有突破是好事！我尊重有硬实力的任何品牌。心底有个愿望，希望国内科研尽快突破光刻机工艺，实打实地造出国产先进制程芯片，搞出 “特效”，不再拘泥于另辟蹊径搞 “等效”。

中国加油！中国自主品牌加油！

知乎用户 momo 发表

友商的天塌了

知乎用户 遇橙咚 发表

按照华为惯例。。如果中国科技 80 分，华为这波新突破可以给中国科技加的分大概也就十几吧。

加油华为。加油中国！

知乎用户 众妙之门 发表

没见过有哪个著名定律是一句话讲不清的。

摩尔定律指出，集成电路上可容纳的晶体管数量约每 18 到 24 个月翻一倍，处理器性能随之提升，成本下降。

我认为定律就是某种复杂本质的内涵的高度提炼。本质再复杂，提炼出来的东西也足够简洁，这才可以称之为定律。

你质疑他们就让你看论文，怎么摩尔定律我从来没看过戈登摩尔的文章也能了解内涵呢？

看了许多的分析，还是忍不住讲感觉就是造词罢了唯一可能的亮点在于电路层面怎么实现 3d 堆叠，具体怎么实现呢？没人能够清楚的讲出来。

b 站一堆评论吵着要人看论文，现在根据这篇论文分析来看 80％的内容讲的不就是几乎所有设计者都在做的事？唯一可能的亮点电路层面 3d 的堆叠，你就算技术再机密，有没有抽象层面的提炼总结能让人了解大概？虽然是对标摩尔定律作为新时代设计芯片的指导理论，韬定律却看起来如此的繁冗，这篇论文我看更像是一篇综述类文章。

几十年后还有人会像铭记摩尔定律那样记得这个韬定律吗？

对于不知情的电子类产品消费者来讲这个定律确实吓人，谁知道韬这玩意是个啥？好像给人一种类似于暗物质量子理论的神秘感，实际上不就是减小时间常数传播时延吗？强调这个就像是在脱裤子放屁。就像是在讲吃饭一定要张嘴，走路一定要迈腿，活着一定要呼吸，谁 tm 设计电路会不知道通过减小时间常数来优化的？

**我看这招高明在提前抢占舆论高地，只要我提出的概念在各大社媒刷够存在感，之后你国内厂家不管谁生产芯片，都可以讲是在遵循我这个定律。**反正没人能做到吃饭不张嘴的

我不是恨国党，不是 1450，我会为了我们的六代机电磁弹射张雪摩托而自豪和激动。但是这个韬定律在我看来就是造词营销。当然我希望我被打脸。

知乎用户 sblnrrk 发表

主要根据论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，链接：https://chinaxiv.org/abs/202605.00224，结合展会 PPT 分析。

主要关键词：

为何是时间常数𝜏：摩尔定律指晶体管尺寸缩小，但它只是表象不是目的，海思认为用户最终目的是时间常数，其在 2D 硅晶圆上表达为摩尔定律。通过更先进的互联降低时间常数，是新时代半导体前进方向。

逻辑折叠：根据 PPT 及论文，为两块（目前）硅晶圆通过 3D TSV 键合，缩短时间常数。

时间常数𝜏 = 𝑓(𝜏transistor , 𝜏circuit , 𝜏chip, 𝜏system)

分别 是：晶体管、电路、芯片、系统带来的时间常数影响，每一层都由其下一层影响，时间常数跨越 12 个数量级——皮秒到秒，对应空间距离——纳米到公里 。
减少时间常数的方式有：
晶体管：晶体管物理开关延迟，提升材料电子迁移率、改变结构、改变架构可提升，如 GAA 全环绕结构、高 K / 金属栅极、降低局部互联中的寄生电阻 R、C（特别点明，寄生电阻 RC 延迟超过了有效结构本身）；
电路：信号传输中的 RC 效应，低电阻率导线、低 K 介质，以及最重要的，缩短路径长度；
**芯片：**更优的架构降低计算和访问延迟，改进流水线，内存、片上互联；
系统：端到端的延迟，降低同步开销，优化互联寻址、拓扑、协议；

移动设备目前每年可以实现 1.3X 微缩（极限 1.5X），而对于 AI 应用，极限可以做到 10X 微缩（仅限纯 AI 应用）。

海思对 LogicFolding 逻辑折叠的定义：逻辑折叠是一种设计方法论，它将数字、模拟、内存分离处理，通过 TSV 跨硅片的垂直互联，在多层设计路径中以时间常数为目标，优化性能、功耗、面积。

……

以 2026 年麒麟产品（已量产，今年下半年发的 MATE）为例，提升如下：

晶体管密度 155 MTr/sqmm ——»»238 MTr/sqmm ，[密度公式为 2/(cpp+cell height)]；
SOC 能效比提升 41%，最大频率提升 13%；
跨越上、下双层硅片的互联将数据路径减少 55%；
单纯的硅互联优化对频率贡献超过 5%（时钟偏移更小带来的有效频率提升）；
SRAM 缩短了互联路径，每 bit 传输消耗能量更低、运行频率提升 40%+，注意这个 SRAM 频率提升，通常 L1、L2 SRAM 运行在 CORE 频率，但当 SRAM 频率超越 CORE 时，就有可能实现：单 CORE 多读 / 多写、多 CORE 通过 Crossbar 全频率共享同一 SRAM 集群，甚至是多层全频率共享其它层 SRAM。
在目前核心中，逻辑折叠降低了 50% 时钟缓冲器、时钟偏移降低 25%，走线长缩短 30%。

以上的所有提升，均为现有工艺节点（未引入新的光刻）通过逻辑折叠的三维提升。此节点为极度保守的 1.5 微米 TSV 间距（6 微米高，互联失效率 <100ppm，TSV 采用冗余设计，成品良率> 99。9%），并且 TSV 只连接顶层、只用于部分关键路径（并没有实现所有区域整体堆叠），就把频率推到 3.1GHz。

未来十年演化路径还有：双层堆叠向 3、4 层甚至更多层堆叠、低温混合键合、TSV 从只连接顶层到贯穿多层（可提升 30% 以上布线资源），预计将晶体管密度提升到 400+。

对于 AI 应用，目前传输数据占用了超过 70% 的系统开销，性能提升依赖于多个时间常数的提升：系统架构（Unified BUS)、近端光收发器（Hi-ONE）、芯片封装（3D 堆叠）。

Unified BUS 是一个以时间常数优先为基准的互联总线。对比传统 PCI-E、NVLINK 或者以太网、IB 等的远程访问，每一层都要协议后手、转换、数据重组，还带来额外的缓冲区延迟。UB 总线使用统一的、点对点的、原生暴露内存语义的、无需转换的通信协议。将最大数十微秒（TCP/IP 协议）降低到 100 纳秒量级，使远端接近于原生 SOC 的访问优化。
Hi-ONE（High-density Optical-interconnect-Node Engine）：降低了协议的通信延迟后，单机架增加芯片密度和功率使电 SerDes 可靠率进一步降低。单块 AI 芯片 400Gb/s 已经到极限，当传输速度达到 Tb/s 量级时铜互联物理上不可用——布线、能量密度、互联接口面板等均不可能。Hi-ONE 是片上近端光通信，每个光通信模组提供 8Tb/s 互联带宽 ，将单互联线路从 100cm 降低到 5cm、并提供最远 100m 级别的互联。
HI-ONE 的底层设计是𝜏扩展性的实践，与传统 SerDes 采用更先进 DSP 实现信号传输速度提升不同，它采用线性设计——模拟增强型驱动 器和跨阻放大器（此处我不理解 ，仅从字面上陈述 ）。允许 UB 协议放宽误码率。它在协议和物理层之间进行权衡，降低系统功耗、复杂度、成本。将𝜏优先为最终目的。

传统 AI 芯片，边缘是内存互联，中心是逻辑运算，但扩展时，计算容量（芯片面积，长 * 宽）是 N 平方扩展，但芯片互联只有 N 线性扩展（周长），导致内存墙越来越大。因此 3D 堆叠是不可避免的，只有 3D 堆叠才能让电源、互联同步得到 N 平方尺寸扩展。海思的路线图未明确时间，预估为 2030 年 昇腾 990 实现 3D 全资源堆叠。2035 年实现 100X 2026 系统提升。

……

展望就不翻了，真 * 堆叠需要新 EDA，至少目前所有的国外 EDA，做不了全域逻辑堆叠，所以很明显某 EDA 又要飞天。

知乎用户 王钢蛋爱好者 发表

看不懂就敢这么吹，看懂了你还不飞龙上天啊

知乎用户 红旗漫卷西风 发表

友商重提 “一枝独秀不是春” 进入倒计时。

知乎用户 天天韭吧 发表

总结：

1. 华为发布韬定律，摩尔定律将成为过去式。

2. 以华为芯片为代表的国产芯片将崛起。

3. 此技术今年九十月将运用在最新的麒麟芯片上

4. 量产验证技术的可行性，不是停留在 ppt 上

5. 华为芯片将带动国产芯片全产业链崛起，并再上一个台阶。

6. 国产其他厂商可以复制粘贴抄作业了。

7. 有些人是酸的站不起来，估计是跪久了。

知乎用户 鱼一 发表

换个软件的比喻说法，相信很多人就听懂了：把控制流和数据流解耦，榨干数据流的时序气泡，简化控制流的冗余状态层，尽量做无状态控制。

再抽象一点就是压紧并行路径，剪短串行路径，输入张量，输出标量。

再简单一点概括：优化流水线设计。

知乎用户 得失 发表

连个热榜都不配吗？

知乎用户 KOENLIND 发表

看不懂，等今年 9050 看看情况再评价吧

知乎用户 光从身后照来 发表

看了很多回答，给我感觉就是时间换空间？

用游戏数据打个比方，

为了每秒输出 999

主流玩家猛提伤害，一秒一刀 999

华为本来也想搞，奈何核心装备一直都搞不到手，

既然如此，就换个思路，提高输出频率。一秒十刀 99.9？

有没有懂哥来说说这样理解对不对？

知乎用户 言出法衰 发表

最后看芯片论成败吧

我作为消费者，不管企业怎么定义芯片能力

只看这个芯片能提供多大的算力

知乎用户 Andrea 发表

首先我的花黑哈

华为这个「韬（τ）定律」本质就是逻辑折叠，逻辑折叠的本质是先进 3D 封装 + 电路拓扑重设计的结合体，技术路线本身是成立的

英特尔的 Foveros、台积电的 CoWoS/SoIC、三星的 X-Cube 都在走三维堆叠方向，华为是将这一工程方向上升为理论框架，并给了一个好听的名字

说白点就是以前摩尔定律是把城市里的房子越盖越小，越盖越密，到最后实在盖不下了，然后韬（τ）定律换了个思路，既然盖不下了，房子也不能继续缩小，那我就重新设计整个城市交通，把经常联系的人安排住一起，修高架桥，地下快速路，多层立体城市，减少通勤时间，减少堵车，虽然房子没变小，但整个城市运行速度变快了。

我是认可这个方向的，但每次都把宣传搞得水分之大，属实不敢苟同，营销之王了属于是

韬 “定律” 本质上是一套设计方法论与工程路线图，而非摩尔定律那种从大量经验数据归纳出的精确预测规律，搁这包装自己呢，应该叫 “后摩尔时代的系统级优化路线” 才对吧？

等效 1.4nm ＝ “有望”，某些人吹得好像真实现了一样，预测 5 年后，等着吧（

我承认这不是假突破，但是一些人认为什么制程封锁被突破？我表示呵呵

知乎用户 天外飞砖 发表

华为今天这个消息让我大癌股芯片板块涨了大概 7 个点（芯片 ETF）；

科创 50 涨了近 6 个点；

科创板涨了 3.5 个点；

但这都不够资格上我呼热搜（上午好像有一段时间在热搜榜靠后，反正此时 16：47 再看就没有了）。

但今天小米处理了两位安装空调的师傅在热搜榜第一。

知乎用户 咸鱼茄子煲 发表

半导体界的时间法则大战空间法则，按玄话小说的设定，时间法则通常更难！

知乎用户 gyuyuytvugj 发表

说实话，我觉得手机芯片也就那样了…… 他快一点慢一点体感影响根本不大。

不过他这次宣传说明芯片产能已经完全不是问题了。手机芯片在优先级上排在算力卡后面，估计 deepseek 的算力卡是真用上了。

知乎用户 花絮聒噪 发表

看完了，综述一下

摩尔定律：芯片上的晶体管数量大约每 18–24 个月翻一倍。

而韬（τ）定律不再主要靠 “晶体管变小”，而是靠 “减少系统延迟 τ”。

说人话就是：摩尔定律已经失效了，晶体管没办法做到更小了（除非是从本质上改变半导体结构）。现在的重心放在芯片结构、架构设计上。

但一个 “定律” 不能给出可计算的预测能力，它就不是物理定律。只是一个叙事工具。

知乎用户 哈哈哈 发表

Deep seek 开源周的时候出来的好几项技术主要的作用就是降低通信时延，增加通信效率，华为是不是受到了梁文锋的启发

知乎用户 ho ga 发表

从发布会 ppt 的图片，推测技术实现如下：

1、2026 年，通过 3D 堆叠，实现晶体管密度的巨大提升，最高主频小幅度提升（12.7%），说明工艺还是 N+2 或者 N+3 的优化版本。主要通过堆叠提升晶体管密度，大幅度提升性能（同频率，以前有 10 个晶体管干活，现在有 15 个，提升了性能），同时降低能耗提高能效（同性能下，之前 10 个晶体管干活，现在有 15 个，就可以适当降低频率，降低能耗）。

2、2027-2030，主频大幅度提升，可能是引入 GAA 工艺，可以减少漏电，降低开关延迟，提高主频。但是依然用 DUV，单层密度到顶，堆叠密度也就上不去了，只能小幅度提升，4 年只提升 20%。这几年主要提升能效。

3、2031，EUV 工艺，大幅度提升单层的晶体管密度，所以密度又大幅度提升。

所以，今年的麒麟 9050 系列非常值得期待，麒麟 9050 还是着重放在能效核的优化上，保证日常性能的巨大提升。ppt 也显示了，主频小幅度提高 12.7%，性能核心能效大幅度提升 41%，晶体管密度大幅度提升 53.5%。

知乎用户 作家基尔 发表

又沸腾了。

华为发表的韬定律 =τ定律，确实具有这么这么重要的意义。

知乎用户 Lylllllll 发表

type-c ×

华为口 ✓

知乎用户 蝈蝈一直都在家​ 发表

华为发表半导体韬定律这事儿果然又一次验证了… 突破封锁还得靠华为。

通俗易懂来说就是以前你跑步用时短在于缩短跑步距离。跑 10 米（nm) 一步步压缩成跑 1 米（nm），跑的距离够短，时间自然跑的次数够多。

但是这个 bug 在于已经把跑步距离压缩到极致了，跑步跑步，怎么都得迈一步（1nm）才算跑步（一次运算）。

也就是说摩尔定律已经到头了。跑步距离定义已经没法缩短了。

华为就另辟蹊径了，跑步距离没法更短了，那我强化肌肉，让跑步的瞬间启动更快（降低延迟)，速度也更快呀！

用了这新思路… 立马开启了新世界大门。

这带来了一系列的连锁反应。

✓ 物理底座重构了

北方华创中微这些个企业可以崛起了

✓ 数字蓝图重构了

华大九天概伦电子这些个企业崛起了

✓ 核心砖块工艺变了

中芯国际说我能行了

✓ 空间魔法变了

晶方科技也出口气了

✓ 通信拥堵没了

中际旭创崛起了

✓ 摩尔定律失效了

寒武纪说我终于硬起来了

……

你不是封锁我么，你不是要掐我脖子么?

对不起，我要另起炉灶，另辟蹊径了。

中国人的大脑，以华为做代表的中国的高科技企业们真的是太争气了！

半导体的突破对于消费电子芯片，对于更泛化的汽车电子芯片都能带来莫大的帮助。

期待一波更长期的落地，前方注定海阔天空。

知乎用户 硅基生物 发表

我昨天刚写的文章，新德里方面对开普勒已经开始虚无化了，下一步就是把牛顿从历史上抹去。

未来，ai，晶体管，摩尔定律。这些东西都会被印度本土化。

知乎用户 想当一条咸鱼 发表

具体是什么情况大部分答案讲的很清楚了，大概就是以前不断缩小平面，现在把平面一层层堆叠起来。

事实上这就不是一种新技术，老外已经研究了十几年了。先进封装其实就是有点相似，国内长电盛合也在搞。

之所以一直以来没被采用，以及没被叫做定律，是因为这玩意效率和成本不如摩尔定律。没办法做到每年固定百分比提升，而摩尔定律已经稳定很多年了。

而且这玩意成本比较高，他们说 5 年量产了很多，大概这就是为什么这几年华子手机一直被说割韭菜的原因吧。横向追不上就堆叠，增加的成本由基本盘自己出。。。

这玩意没有这么容易实现，也不代表让中国半导体半路超车，因为面临着两个问题。

1、散热问题，本来就是一个平面，散热逻辑简单，热量往两面扩散就好了，但是你叠成 N 层，中间那些怎么散热？

2、7NM、9NM 堆叠后可以得到更强的性能，难道 3NM 就不能堆叠了？还是说堆叠后性能不增加？这不可能的事情。只要单层落后了，大家都堆叠起来的情况下，你只会加倍落后。

除非，华子真的掌握了一些特殊的东西，不能说没可能，但是以华子的历史来说，我不太相信。而且我一直认为一件事，那就是科技从来不存在弯道超车，科技树只能一层层的点，因为知识是不断积累的过程，不太能一蹴而就。

知乎用户 Next​ 发表

按华为过往的一贯市场竞争经营策略。

只要它在某个市场建立明显的成本和供应链优势。

它大概率会用激烈价格战、部分子系统零利润全栈打包、低利润扩张等方式

对市场发动倾销压缩竞争对手的生存空间。

做它的盟友可以享受被带飞攻城略池的快感。

至于竞争对手，自求多福吧。

知乎用户 要不要干律师 发表

不如小米，全球首发高通骁龙 xxx。

雷君说，小米不缺芯片，都可以买的到，芯片沙子价。

岁月史书



知乎用户 水叫兽​ 发表

堆叠技术，我记得是在中美科技战最火的时候，华为推出来的!

是 2020 年？还是 2021 年，具体时间我忘了。

就是当时美国对华为限制 7nm 芯片，导致华为一度受困。后来华为还出了款手机嘛？网上纷纷在宣传，华为突破了美国的封锁。

现在又拿出来炒作？5 年前的技术了，只不过现在为这个技术起了名字了而已。并不是说技术获得了突破，5 年前的技术，今年给他起了个名字。

科创版基本上也到头了！

知乎用户 大理想家 Rust​ 发表

搞新闻学的一如既往地要扣大分。普通人看了这个新闻都不知道这到底是个啥。

首先说一下背景。过去的摩尔定律，可以视为几何缩微， 就像盖房子。行业以前的思路是把房间（晶体管）越盖越小，在有限的土地（芯片面积）上塞进更多的房间。房间小了，人与人之间走动的距离短了，办事效率就高了。但现在晶体管已经小到接近物理极限（快塞不下了），这就是摩尔定律 “撞墙”。

现在华子搞了一个韬（τ）定律，没有理工科背景的普通人一般不知道τ是个啥。τ代表电路的时间常数。简单来说，就是信号从一个状态变成另一个状态需要等待的时间（电容充放电时间）。τ越小，芯片的开关切换速度就越快，性能就越强。

所以说，以前是靠晶体管变小来被动降低 τ；“韬定律” 则是主动运用各种手段，系统性地把这个时间参数压下来。目的其实是一样的，就是提高性能。

不过这事肯定很有含金量，华子也没透露技术路线，我推测，应该是类似于通过改变 EDA（芯片设计软件）的布线拓扑结构、突破传统平面布局的限制（比如利用垂直方向的高深宽比刻蚀、三维立体堆叠等），把本来很长、很复杂的逻辑电路 “折叠” 或者重构，让信号传输的物理和逻辑距离大幅缩短（备注：我瞎讲的，它也没说嘛）。虽然我是个华为黑，但是华子在技术这一块的确值得尊重。

知乎用户 momo 发表

真正有水平的现在在数钱哪有心思扯淡

知乎用户 Auditore II 发表

首先，必须对华为取得的成就表示热烈祝贺！

既然已经这么牛逼了，我们是不是可以谈一谈生产过剩的问题了？

还是说，先进生产力消灭落后生产力具备初步可行性了？

以当下的时间点来说，中国任何产业面临的都不是技术不足的问题。工业赢学真是一步妙棋，让一群人把解决社会问题的希望寄托于一个他们自己都不知道是什么含义的纳米数，就跟棍子上的胡萝卜一样鞭策他们继续内卷。

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